TWI517577B - 適用於積體電路的輸出電路以及相關之控制方法 - Google Patents

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TWI517577B
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Description

適用於積體電路的輸出電路以及相關之控制方法
本發明係關於積體電路之輸出電路，尤其是可以穩定輸出共模信號的輸出電路以及相關之控制方法。
電子產品之間的通訊，可以透過實體的傳輸線以及特殊通訊規格來達成。許多通訊規格採用了差動信號來通訊，其可以達到相當高的信號傳輸速度。對於高速通訊而言，傳輸線往往需要搭配有終端電阻，用來降低信號反射，以增加傳輸速度。舉例來說，終端電阻(terminator)可以設於一接收端積體電路中，連接在一接合墊與一電源線之間。
一般積體電路內的電路架構，依據功能，大致可以分成兩類：核心電路(core circuit)以及輸出入電路(input and output circuit)。核心電路負責積體電路內的信號處理或是轉換，輸出入電路則是作為積體電路與外界電子元件之間通訊的窗口或是橋樑。隨著半導體製程的演進以及對於運算速度的需求，核心電路所採用之核心電源電壓往往越來越低。但是，輸出入電路必須有足夠的驅動力以及跟外界電子元件匹配的要求，所以，輸出入電路所採用之輸出入電源電壓往往高於核心電源電壓不少。舉例來說，輸出入電源電壓可能維持在3.3V，而核心電源電壓則低到0.9V。而當 核心電源電壓如此低到0.9V時，便發生了許多先前技術中所未知的問題，需要去克服或是解決。
實施例提供有一種適用於一積體電路的輸出電路。該輸出電路包含有一驅動器、一前驅動器、以及一緩衝電路。該驅動器電連接至該積體電路外的二輸出端以進行訊號輸出。該前驅動器用以控制該驅動器，包含串接的一負載以及一輸入電晶體。該負載與該輸入電晶體之間具有一接點用以控制該驅動器。該緩衝電路依據一內部信號控制該負載以及該輸入電晶體。該緩衝電路在控制該輸入電晶體關閉之前，先降低該負載的一阻抗以改變該接點的電壓。
實施例另提供有一種適用於一積體電路的一輸出電路之控制方法。該輸出電路包含有信號串流之一前驅動器以及一驅動器。該驅動器用以電連接至該積體電路外之二輸出端以進行訊號輸出。該前驅動器包含有串接的一負載以及一輸入電晶體。該負載與該輸入電晶體之間具有一接點電連接至該驅動器。該控制方法包含有：依據一內部信號，降低該負載之一阻抗；以及，於降低該負載之該阻抗後，依據該內部信號，控制該輸入電晶體關閉。
實施例另提供一種適用於一積體電路的一輸出電路之控制方法。該輸出電路包含有一驅動器以及一前驅動器。該驅動器用以電連接至該積體電路外之二輸出端以進行訊號輸出。該前驅動器具有一非反向輸出以及一反向輸出。該控制方法包含有：依據一內部信號，使該反向輸出之一電壓開始接近一電源線電壓後，使該非反向輸出之一電壓自該電源線 電壓開始遠離；以及，依據該非反向輸出之該電壓以及該反向輸出之該電壓控制該驅動器。該反向輸出之該電壓開始接近該電源線電壓的一時間點，早於該非反向輸出之該電壓自該電源線電壓開始遠離的一時間點。
100‧‧‧輸出電路
102‧‧‧前驅動器
104‧‧‧電流模式驅動器
106N、106P‧‧‧傳輸線
108‧‧‧緩衝電路
180‧‧‧接收端積體電路
200‧‧‧輸出電路
202、202a‧‧‧前驅動器
208、208a‧‧‧緩衝電路
400‧‧‧輸出電路
It-pr‧‧‧電流源
It-pr‧‧‧電流
It-dr‧‧‧電流源
It-dr‧‧‧電流
Ln、Lp‧‧‧負載
Lna、Lpa‧‧‧負載
ND-、ND+‧‧‧連接點
Nipr、Nnpr‧‧‧NMOS電晶體
Nidr、Nndr‧‧‧NMOS電晶體
Npln、Nplp‧‧‧NMOS電晶體
NO-、NO+‧‧‧輸出端
Ppln、Pplp‧‧‧PMOS電晶體
Rdln、Rdlp‧‧‧終端電阻
Rpln、Rplp‧‧‧負載電阻
S-CHG+、S-CHG-‧‧‧控制端
S-internal‧‧‧內部端
S-inv‧‧‧反向端
S-non‧‧‧非反向端
t0、t01、t1、t2、t3、t4‧‧‧時間點
Td1、Td2‧‧‧信號延遲時間
VCM‧‧‧輸出共模信號
Vcore‧‧‧核心電源線
VDROP‧‧‧跨壓
VIO-RX‧‧‧輸出入電源線
VND-、VND+‧‧‧信號
VND-CROSS‧‧‧交越電壓
VND-CROSS-NEW‧‧‧交越電壓
VND-MIN‧‧‧最低電壓值
VNO-、VNO+‧‧‧輸出信號
VS-CHG+、VS-CHG-‧‧‧負載控制信號
VS-internal‧‧‧內部信號
VS-inv‧‧‧反向信號
VS-non‧‧‧非反向信號
第1圖顯示一發射端積體電路與一接收端積體電路。
第2圖顯示第1圖中發射端積體電路的一些信號波形。
第3圖顯示依據本發明之一實施例的輸出電路。
第4圖顯示第3圖中的一些信號波形以及時序關係。
第5圖顯示第3圖中緩衝電路之另一實施例。
第6圖顯示第3圖中前驅動器之另一實施例。
第7圖顯示依據本發明之另一實施例中的輸出電路。
第1圖顯示一發射端積體電路內的輸出電路100透過傳輸線106N與106P，電連接至一接收端積體電路180。輸出電路100有緩衝電路108、前驅動器(pre-driver)102、以及電流模式驅動器(current-mode driver)104。電流模式驅動器104透過發射端積體電路之外的傳輸線106N與106P，電連接到接收端積體電路180中的兩個終端電阻Rdln與Rdlp，而終端電阻Rdln與Rdlp電連接到接收端積體電路180中的輸出入電源線VIO-RX，其為3.3V。
緩衝電路108依據在內部端S-internal上之內部信號VS-internal，在非反向端S-non與反向端S-inv上產生邏輯值大致相反的非反向信 號VS-non與反向信號VS-inv。在此說明書，不用於限制本發明的例子中，邏輯1表示一相對高電壓，與邏輯1相反之邏輯0表示一相對低電壓。
前驅動器102具有兩個NMOS電晶體Nnpr以及Nipr、兩個負載電阻Rpln與Rplp、以及電流源It-pr。NMOS電晶體Nnpr、負載電阻Rpln以及電流源It-pr串接於核心電源線Vcore(0.9V)與接地線(0V)之間。類似的，NMOS電晶體Nipr、負載電阻Rplp以及電流源It-pr串接於核心電源線Vcore與接地線之間。NMOS電晶體Nnpr與負載電阻Rpln之間的連接點ND-，電連接以控制電流模式驅動器104中的NMOS電晶體Nndr；NMOS電晶體Nipr與負載電阻Rplp之間的連接點ND+，電連接以控制電流模式驅動器104中的NMOS電晶體Nidr。簡單的說，NMOS電晶體Nnpr以及Nipr可以切換電流源It-pr之電流It-pr流經負載電阻Rpln或是Rplp，藉此決定連接點ND-與ND+上的信號VND-與VND+。所以，非反向信號VS-non與反向信號VS-inv可以視為二電流切換信號。連接點ND-與ND+可以分別視為前驅動器102的反向輸出以及非反向輸出。
電流模式驅動器104中的NMOS電晶體Nndr與Nidr，一同電連接到電流源It-dr。類似的，NMOS電晶體Nndr與Nidr可以切換電流源It-dr之電流It-dr流經終端電阻Rdln或Rdlp，藉此決定輸出端NO-與NO+上的輸出信號VNO-與VNO+。
第2圖顯示第1圖中的一些信號波形。隨著非反向信號VS-non與反向信號VS-inv在時間點t1改變了其電壓值，也就是改變了其邏輯值，前驅動器102中的信號VND-與VND+開始改變其電壓值。這樣的改變直到時間點t4才完成。在時間點t2到t3之間的時段中，信號VND-與VND+交越。在第2圖中， 信號VND-與VND+交越於交越電壓VND-CROSS。為了有足夠的信號擺幅(signal swing)，信號VND-與VND+的最低電壓值VND-MIN會盡可能的偏低。可預期的，越低的最低電壓值VND-MIN，越低的交越電壓VND-CROSS。
請注意，電流模式驅動器104中的電流源It-dr需要有足夠的跨壓VDROP，來維持電流It-dr為所預期的一個定值。但是，如同第2圖所示，在時間點t2到t3之間的時段內，因為信號VND-與VND+同時偏低，所以跨壓VDROP不足，導致電流It-dr不幸地變小，不再是所預設的一個定值。
不穩定的電流It-dr，會惡化電磁波干擾(electromagnetic interference，EMI)。在第2圖中，輸出共模信號VCM表示輸出信號VNO-與VNO+之平均值。當終端電阻Rdln與Rdlp的電阻值都是RLOAD的固定值時，第1圖中的輸出共模信號VCM之電壓大約會是(3.3-0.5* It-dr * RLOAD)伏特。當電流It-dr為一定值時，可以推算出輸出共模信號VCM大約也會是一個定電壓。但是，當電流It-dr變小，輸出共模信號VCM就會增加，如同第2圖所示。而不穩定的輸出共模信號VCM，會製造出較大的電磁波干擾。換言之，信號VND-與VND+同時偏低，也就是交越電壓VND-CROSS偏低，將可能導致不良之電磁波干擾。
第3圖顯示依據本發明所實施的一輸出電路200。在一實施例中，輸出電路200取代第1圖中的輸出電路100。儘管第3圖沒有顯示，在實施例中，輸出電路200可以透過第1圖中的傳輸線106N與106P，電連接到接收端積體電路180。為了解說上的方便，第3圖中有許多符號與第1圖中的符號一樣，其所代表的元件、材料、或是物質，為功能上一樣或是類似，所以可能不再重述。但本發明不限於此，相同符號的元件，在不同實施例中，可能用不同的電路、材料、或是架構來實施。
在第3圖中，緩衝電路208提供信號給前驅動器202，前驅動器202提供信號給電流模式驅動器104。所以緩衝電路208、前驅動器202、以及電流模式驅動器104形成一信號串流(cascode)架構。
相較於第1圖中的前驅動器102，第3圖中的前驅動器202多了PMOS電晶體Ppln以及Pplp。並聯的PMOS電晶體Ppln與負載電阻Rpln構成了一個負載Ln；並聯的PMOS電晶體Pplp與負載電阻Rplp構成了另一個負載Lp。PMOS電晶體Ppln與Pplp分別有控制端S-CHG+以及S-CHG-，其上分別有負載控制信號VS-CHG+以及VS-CHG-。
相較於第1圖中的緩衝電路108，第3圖中的緩衝電路208額外地電連接到控制端S-CHG+以及S-CHG-。從緩衝電路208的電路連接可知，負載控制信號VS-CHG+與VS-CHG-，都是內部端S-internal上之內部信號VS-internal經延遲所產生，只是負載控制信號VS-CHG+與VS-CHG-的邏輯值相反。換言之，當負載控制信號VS-CHG+位於邏輯1的一高電壓時，負載控制信號VS-CHG-將位於邏輯0的一低電壓。類似的，非反向信號VS-non與反向信號VS-inv分別是負載控制信號VS-CHG-與VS-CHG+經延遲所產生，因此非反向信號VS-non與反向信號VS-inv的邏輯值相反。
第4圖顯示第3圖中的一些信號波形以及時序關係。在第4圖中，內部信號VS-internal到負載控制信號VS-CHG+與VS-CHG-之間的信號延遲時間，大約都是Td1；負載控制信號VS-CHG-或VS-CHG+到非反向信號VS-non或反向信號VS-inv之間的信號延遲時間，大約都是Td2。可推知的，內部信號VS-internal到非反向信號VS-non或反向信號VS-inv之間的信號延遲時間，大約會是Td1+Td2。
在時間點t0之前，非反向信號VS-non與反向信號VS-inv分別位於一低電壓(邏輯0)與一高電壓(邏輯1)，所以幾乎全部的電流It-pr都會流經NMOS電晶體Nipr，因此信號VND+在一低電壓，而信號VND-在一高電壓，如同第4圖所示。
如同第4圖所示，於時間點t0，內部信號VS-internal從一低電壓(邏輯0)，變成一高電壓(邏輯1)。
經過信號延遲時間Td1後的時間點t01，負載控制信號VS-CHG+與VS-CHG-開始變化。負載控制信號VS-CHG+之電壓變大，PMOS電晶體Ppln之通道阻抗增高，所以負載Ln的阻抗增加。相反的，負載控制信號VS-CHG-之電壓變小，所以負載Lp的阻抗減少。在時間點t01，因為本來就幾乎沒有電流流經NMOS電晶體Nnpr與負載Ln，因此，負載Ln的阻抗增加並不會影響到信號VND-，其依然維持在一高電壓，譬如說核心電源線Vcore的0.9V。在時間點t01，因為幾乎所有的電流It-pr都流經負載Lp，所以負載Lp的阻抗減少將會拉高信號VND+的電壓，使其開始往0.9V逼近，如同第4圖所示。
再經過信號延遲時間Td2後的時間點t1，非反向信號VS-non與反向信號VS-inv開始變化。此時，NMOS電晶體Nnpr的阻抗減少，而NMOS電晶體Nipr的阻抗增加。電流It-pr開始從流經負載Lp，被切換成流經負載Ln。因此，信號VND-從0.9V開始下降，信號VND+維持上升趨勢或是維持在0.9V。
負載控制信號VS-CHG-與VS-CHG+等同於兩個前饋信號(feed-forward signal)，在NMOS電晶體Nnpr與Nipr的阻抗改變之前的時間點t01，就預先改變負載Lp與Ln的阻抗。如同第4圖所示，這樣前饋的結果，使得信號ND+在時間點t01就開始上升，而信號ND-在時間點t1才開始下降。
第4圖中的一些虛線，複製了第2圖中的信號VND+、電流It-dr、以及輸出共模信號VCM，以作為比較。在第3圖以及第4圖的實施例中，因為信號VND+在時間點t01就開始上升了，所以信號VND+與VND-的交越電壓VND-CROSS-NEW，將會比起第2圖中的交越電壓VND-CROSS來的高。只要設計的適當，較高的交越電壓VND-CROSS-NEW可以保證第3圖中的電流源It-dr有足夠的跨壓VDROP，來維持電流It-dr以及輸出共模信號VCM為固定值，如同第4圖所示。換言之，第3圖的實施例，可以改善第1圖中，因為輸出共模信號VCM不穩定所造成的電磁波干擾問題。
從第3圖與第4圖的說明也可以推知，當內部信號VS-internal從邏輯1的一高電壓，變成邏輯0的一低電壓時，信號VND-開始上升的時間點，會早於信號VND+開始下降的時間點，所以可以得到一個較高的交越電壓。一樣可以穩定電流It-dr以及輸出共模信號VCM。
在第3圖中，非反向信號VS-non是以延遲負載控制信號VS-CHG-來產生，但本發明並不限於此。第5圖顯示另一個緩衝電路208a，在一些實施例中，可以取代緩衝電路208。在第5圖中，非反向信號VS-non是以延遲負載控制信號VS-CHG+來產生，而反向信號VS-inv是以延遲負載控制信號VS-CHG-來產生。
第6圖顯示另一個前驅動器202a，在一些實施例中，可以用以取代第3圖中的前驅動器202。相較於第3圖中的前驅動器202，第6圖中的前驅動器202a以NMOS電晶體Npln與Nplp來改變負載Lna與Lpa的阻抗。第4圖也可以用來說明第6圖中的一些信號波形。第6圖中前驅動器202a，可以改善電磁波干擾問題。
先前所舉例之輸出電路都是以NMOS電晶體作為電流切換開關，譬如說，第1圖中的NMOS電晶體Nnpr與Nipr就是二電流切換開關。但是，本發明並不限於此。第7圖顯示依據本發明之另一實施例中的輸出電路400，其中使用許多PMOS電晶體作為電流切換開關。第7圖的操作原理與改善電磁干擾之成效，可以參考先前的說明得知，故不再累述。當然，在一些實施例中，第7圖中用來改變負載阻抗的NMOS電晶體，也可以改採用PMOS電晶體來實施。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
104‧‧‧電流模式驅動器
200‧‧‧輸出電路
202‧‧‧前驅動器
208‧‧‧緩衝電路
It-pr‧‧‧電流源
It-pr‧‧‧電流
It-dr‧‧‧電流源
It-dr‧‧‧電流
Ln、Lp‧‧‧負載
ND-、ND+‧‧‧連接點
Nipr、Nnpr‧‧‧NMOS電晶體
Nidr、Nndr‧‧‧NMOS電晶體
NO-、NO+‧‧‧輸出端
Ppln、Pplp‧‧‧PMOS電晶體
Rpln、Rplp‧‧‧負載電阻
S-CHG+、S-CHG-‧‧‧控制端
S-internal‧‧‧內部端
S-inv‧‧‧反向端
S-non‧‧‧非反向端
Vcore‧‧‧核心電源線
VDROP‧‧‧跨壓

Claims (21)

  1. 一種適用於積體電路的輸出電路，包含有：一驅動器，電連接至該積體電路外的二輸出端以進行訊號輸出；一前驅動器，用以控制該驅動器，包含串接的一負載以及一輸入電晶體，其中，該負載與該輸入電晶體之間具有一接點用以控制該驅動器；以及一緩衝電路，依據一內部信號控制該負載以及該輸入電晶體，其中，該緩衝電路在控制該輸入電晶體關閉之前，先降低該負載的一阻抗以改變該接點的電壓。
  2. 如申請專利範圍第1項之輸出電路，其中，該緩衝電路針對一內部信號延遲一第一延遲時間以及一第二延遲時間以產生一負載控制信號以及一切換信號，分別用來控制該負載以及該輸入電晶體。
  3. 如申請專利範圍第2項之輸出電路，其中，該輸入電晶體為一第一輸入電晶體，該前驅動器另具有一第二輸入電晶體，該第一與第二輸入電晶體分別受控於一反向信號以及一非反向信號，該反向信號以及該非反向信號的其中之一，係延遲該負載控制信號所產生。
  4. 如申請專利範圍第2項之輸出電路，其中，該負載包含有並聯之一負載電晶體以及一電阻，該負載控制信號係用以控制該負載電晶體。
  5. 如申請專利範圍第4項之輸出電路，其中，該輸入電晶體係為一NMOS電晶體，該負載電晶體係為一PMOS電晶體。
  6. 如申請專利範圍第1項之輸出電路，其中，該緩衝電路在控制該輸入電晶體開啟之前，先增加該負載的阻抗。
  7. 如申請專利範圍第1項之輸出電路，其中，該前驅動器另包含有一電流源，該負載以及該輸入電晶體依序串接於該電源線以及該電流源之間。
  8. 如申請專利範圍第7項之輸出電路，其中，該電流源為一第一電流源，該驅動器為一電流模式驅動器，其另包含有一電晶體對以及一第二電流源，該第二電流源串接於該電晶體對與另一電源線之間，且該電晶體對係電連接到該二輸出端。
  9. 如申請專利範圍第1項之輸出電路，其中，該負載與該輸入電晶體分別為一第一負載以及一第一輸入電晶體，該前驅動器另具有串接之一第二負載以及一第二輸入電晶體，該緩衝電路在控制該第一輸入電晶體關閉時控制該第二輸入電晶體開啟，以及該緩衝電路在降低該第一負載之該阻抗時增加該第二負載之一阻抗。
  10. 如申請專利範圍第1項之輸出電路，其中，該負載與該輸入電晶體分別為一第一負載以及一第一輸入電晶體，該接點為一第一接點，該前驅動器另具有串接之一第二負載以及一第二輸入電晶體，該第二負載與該第二輸入電晶體之間具有一第二接點用以控制該驅動器，其中該第一負載與該第二負載受控於互為反向的二負載控制信號。
  11. 一種適用於積體電路的輸出電路之控制方法，該輸出電路包含有信號串流(cascode)之一前驅動器以及一驅動器，該驅動器用以電連接至該積體電路外之二輸出端以進行訊號輸出，該前驅動器包含有串接的一負載以及一輸入電晶體，其中，該負載與該輸入電晶體之間具有一接點電連接至該驅動器，該控制方法包含有：依據一內部信號，降低該負載之一阻抗；以及 於降低該負載之該阻抗後，依據該內部信號，控制該輸入電晶體關閉。
  12. 如申請專利範圍第11項之控制方法，該負載為一第一負載，該輸入電晶體為一第一輸入電晶體，該前驅動器另包含有串接的一第二負載以及一第二輸入電晶體，該控制方法另包含有：依據該內部信號，增加該第二負載之一阻抗；以及於增加該第二負載之該阻抗後，依據該內部信號，控制該第二輸入電晶體開啟。
  13. 如申請專利範圍第11項之控制方法，另包含有：延遲該內部信號以產生一負載控制信號，用以降低該負載之該阻抗；以及延遲該內部信號以產生一切換信號，用以控制該輸入電晶體關閉。
  14. 如申請專利範圍第13項之控制方法，其中，該負載包含有並聯之一負載電晶體以及一電阻，且該負載以及該輸入電晶體串聯於一電源線以及一電流源之間，該控制方法另包含有：以該負載控制信號控制該負載電晶體；以及以該切換信號控制該輸入電晶體。
  15. 一種適用於積體電路的輸出電路之控制方法，該輸出電路包含有一驅動器以及一前驅動器(pre-driver)，該驅動器用以電連接至該積體電路外之二輸出端以進行訊號輸出，該前驅動器具有一非反向輸出以及一反向輸出，該控制方法包含有：依據一內部信號，使該反向輸出之一電壓開始接近一電源線電壓後，使該非反向輸出之一電壓自該電源線電壓開始遠離；以及 依據該非反向輸出之該電壓以及該反向輸出之該電壓控制該驅動器；其中，該反向輸出之該電壓開始接近該電源線電壓的一時間點，早於該非反向輸出之該電壓自該電源線電壓開始遠離的一時間點。
  16. 如申請專利範圍第15項之控制方法，其中，該前驅動器包含有第一與第二輸入電晶體，以及一電流源，該第一輸入電晶體電連接於該反向輸出與該電流源之間，該第二輸入電晶體電連接於該非反向輸出與該電流源之間，該控制方法另包含有：電連接一第一負載於該非反向輸出與一電源線之間；電連接一第二負載於該反向輸出與該電源線之間；降低該第一負載之一阻抗以及增加該第二負載之一阻抗；以及控制該第一輸入電晶體關閉以及控制該第二輸入電晶體開啟；其中，控制該第一輸入電晶體關閉以及控制該第二輸入電晶體開啟之一時間點，晚於開始降低該第一負載之該阻抗以及增加該第二負載之該阻抗的一時間點。
  17. 如申請專利範圍第16項之控制方法，另包含有：延遲該內部信號，以產生第一以及第二負載控制信號，用以分別控制該第一以及第二負載；以及延遲該內部信號，以產生第一與第二電流切換信號，用以分別控制該第一與第二輸入電晶體。
  18. 如申請專利範圍第16項之控制方法，其中，該電流源為一第一電流源，該驅動器為一電流模式驅動器，該驅動器另包含有一電晶體對以及一第二電流源，該第二電流源串接於該電晶體對與一電源線之間，且該電晶 體對係電連接到該二輸出端。
  19. 如申請專利範圍第18項之控制方法，其中，該反向輸出以及該非反向輸出分別控制該電晶體對之其一。
  20. 一種適用於積體電路的輸出電路，包含有：一驅動器，電連接至該積體電路外的二輸出端以進行訊號輸出；以及一前驅動器，包含有：一輸入電晶體，依據一第一控制訊號控制其關閉；以及一負載，依據一第二控制訊號降低阻抗，其中該輸入電晶體與該負載之間具有一接點用以控制該驅動器，以及該輸入電晶體在依據該第一控制訊號關閉之前，該負載先依據該第二控制訊號降低阻抗以改變該接點的電壓。
  21. 如申請專利範圍第20項之輸出電路，更包含：一緩衝電路，依據一內部信號產生該第一控制訊號以及該第二控制訊號。
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