TWI515732B - 具有改良程式化操作之記憶體裝置 - Google Patents

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Description

具有改良程式化操作之記憶體裝置
記憶體裝置廣泛用於電腦及其他電子裝置中以儲存資料及其他資訊。某些記憶體裝置(諸如，一快閃記憶體裝置)不需要電力來維持儲存於該裝置中之資訊。
一快閃記憶體裝置通常具有：一程式化操作，其用以儲存資訊；一讀取操作，其用以檢索所儲存之資訊；及一抹除操作，其用以清除該裝置中之某些或所有資訊。一快閃記憶體裝置中之程式化、讀取及抹除操作通常涉及將不同電壓施加至該裝置之各種組件。
一習用快閃記憶體裝置在其壽命期間經歷諸多程式化、讀取及抹除操作。因此，對在此等操作期間所施加之電壓之不適當控制可導致劣等裝置效能、可靠性或此兩者。
圖1顯示根據本發明之一實施例之一記憶體裝置100之一方塊圖。記憶體裝置100包含具有以列及行配置之記憶體胞104之一記憶體陣列102。列解碼器106及行解碼器108回應於一位址暫存器112且基於線110上之列位址及行位址信號存取記憶體胞104。一資料輸入/輸出電路114在記憶體胞104與線110之間傳送資料。一控制電路116基於線110及111上之信號控制記憶體裝置100之操作。記憶體裝置100可係一非揮發性記憶體裝置。舉例而言，記憶體裝置100可係一NAND快閃記憶體裝置，其中記憶體胞104包含以一NAND快閃記憶體配置配置之快閃記憶體胞。一熟習此項技術者將易於認識到記憶體裝置100包含其他部件，將該等部件自圖1省略以將重點放在本文中所述之各種實施例。
記憶體裝置100包含線130及132以接收電壓Vcc及Vss。Vcc可係記憶體裝置100之供電電壓，Vss可係接地。記憶體裝置100亦包含一電壓產生器140。電壓產生器140與控制電路116可單獨地或一起充當一模組或一模組之一部分，以在記憶體裝置100之各種操作期間將不同電壓提供至記憶體陣列102(例如，以致使記憶體陣列102具有不同電壓)。該等操作包含：一程式化操作，其用以將資料自線110傳送(例如，寫入)至記憶體胞104；一讀取操作，其用以將資料自記憶體胞104傳送(例如，讀取)至線110；及一抹除操作，其用以自所有或一部分記憶體胞104抹除(例如，清除)資料。記憶體裝置100包含下文參考圖2至圖7所述之裝置之實施例。
圖2顯示根據本發明之一實施例之一記憶體裝置200之一部分示意圖。記憶體裝置200包含以列220、221、222及223以及行224、225及226配置之記憶體胞210、211、212及213。同一行中之記憶體胞以一記憶體胞串(諸如，串230、231及232)連接。圖2顯示三個串之一實例且每一串具有四個記憶體胞。然而，串及每一串中之記憶體胞之數目可改變。
記憶體裝置200亦包含選擇電晶體215及216。每一選擇電晶體215耦合於串230、231及232中之一者與和一源極線信號SL相關聯之一源極線243之間。每一選擇電晶體215包含耦合至一選擇線255之一閘極217。選擇線255上之一選擇信號SGS用以啟動(接通)選擇電晶體215以將串230、231及232電耦合至源極線243。每一電晶體216耦合於串230、231及232中之一者與分別與位元線信號BL0、BL1及BL2相關聯之位元線240、241及242中之一者之間。每一選擇電晶體216包含耦合至一選擇線256之一閘極218。選擇線256上之一選擇信號SGD用以啟動選擇電晶體216以將串230、231及232電耦合至位元線240、241及242。圖2顯示選擇電晶體215及216在串230、231及232外部。然而，亦可將電晶體215及216視為此等串之部分，以使得串230、231、232中之每一者亦可包含一對應選擇電晶體215及一對應選擇電晶體216。舉例而言，串231亦包含分別耦合於位元線241與源極線255之間的一選擇電晶體215及一選擇電晶體216。
如圖2中所示，記憶體胞210、211、212及213中之每一者包含一浮動閘極208及一控制閘極209。同一列(例如，列220)中之記憶體胞(例如，記憶體胞210)之控制閘極209耦合至同一字線(諸如，字線250、251、252或253)。字線250、251、252及253上之字線信號WL0、WL1、WL2及WL3用以存取記憶體胞210、211、212及213。
為程式化、讀取或抹除記憶體胞210、211、212及213，記憶體裝置200將各種電壓施加至選擇線255及256、字線250、251、252及253、位元線240、241及242以及源極線243。為將重點放在本文中之實施例，此說明省略記憶體裝置200之讀取及抹除操作之細節。
在一程式化操作中，除記憶體裝置200施加至選擇線255及256、字線250、251、252及253、位元線240、241及242以及源極線243之各種電壓(如上文所提及)以外，記憶體裝置200亦將一電壓施加至其處形成有記憶體胞210、211、212及213之一半導體基板。圖3顯示記憶體裝置200之一半導體基板之一實例。
圖3顯示根據本發明之一實施例之圖2記憶體裝置200之一部分剖視圖。如圖3中所示，記憶體裝置200包含具有可稱作井303、305及307之基板部分之一基板301。基板301之井305及井307耦合至一節點399。在一程式化操作期間，記憶體裝置200經由節點399將一井電壓VWELL施加至井305及307。圖3中之標記「P」及「N」指示基板301之各種部分中之不同傳導性類型之材料。舉例而言，P-型材料可係摻雜有第一雜質之矽且N-型材料可係摻雜有不同於第一雜質之第二雜質之矽。P-型材料中之雜質可包含諸如硼等材料。N-型材料中之雜質可包含諸如磷或砷等材料。
如圖3中所示，在記憶體胞210、211、212及213中之每一者中，浮動閘極208藉由一絕緣材料311彼此隔離且形成於區域360及區域363上方。區域360包含一N-型材料，其不同於井307之P-型材料。區域360中之每一者對應於電晶體215及216之源極及汲極以及記憶體胞210、211、212及213之電晶體之源極及汲極。區域363中之每一者對應於兩個區域360之間的一通道。區域360及區域363可在位元線240與源極線243之間形成一連續傳導路徑以在記憶體裝置200之各種操作期間傳導電流。
區域360及區域363共同稱作S-D區域。在此說明中，一S-D區域係指在選擇電晶體(例如，215及216)及記憶體胞(例如，210、211、212及213)之源極與汲極之間包含源極及汲極(例如，360)以及通道(例如，363)之一區域。
圖3顯示記憶體裝置200之僅一個記憶體胞串(例如，串230)之一部分剖視圖。其他記憶體胞串(例如，圖2中之串231及232)具有與圖3中所示之結構類似或相同之一結構。
在一程式化操作中，記憶體裝置200選擇一個或多個記憶體胞以將資訊程式化至該(等)選定記憶體胞中。在此說明中，一選定記憶體胞係經選擇以在一特定程式化操作期間程式化之記憶體胞。一選定串係包含在一特定程式化操作期間選擇的一記憶體胞之串。一未選(或被禁止)串係不包含在一特定程式化期間選擇的一記憶體胞之串。一未選記憶體胞係未被選擇在一特定程式化操作期間程式化之一記憶體胞。因此，一選定串可包含選定記憶體胞及未選記憶體胞兩者，且一未選串可僅包含未選記憶體胞。
在一程式化操作期間，記憶體裝置200中之一個或多個未選串可在一程式化操作期間因施加至選定及未選串之不同組件之不同電壓位準之效應而受到干擾。未選串之區域360及363中之電子可加劇該等未選串之程式化干擾。為減小或抑制未選串可發生之程式化干擾，記憶體裝置200減少未選串之區域360及363(S-D區域)中之電子的量。
在一實施例中，記憶體裝置200藉由自區域360及363部分地或完全地移除自由電子來自區域360及363減少電子的量。舉例而言，在一程式化操作期間，記憶體裝置200將一電壓自區域360及363施加至井307並使該電壓保留於井中或經由節點399移除出去，藉此自區域360及363部分地或完全地移除自由電子。
圖2及圖3之記憶體裝置200之操作與下文參考圖4至圖7所述之一記憶體裝置之操作類似或相同。
圖4顯示根據本發明之一實施例之包含經選擇以在一實例性程式化操作期間程式化之一記憶體胞411之記憶體裝置400之一部分示意圖。記憶體裝置400包含串430及431，其各自具有帶有控制閘極409及浮動閘極408之記憶體胞410、411、412及413。串430及431中之每一者經由一選擇電晶體416耦合至一對應位元線440或441且經由一選擇電晶體415耦合至一源極線457。位元線440及441分別與位元線信號BL0及BL1相關聯。
記憶體胞410、411、412及413之控制閘極409耦合至與字線信號WL0、WL1、WL2及WL3相關聯之各別字線450、451、452及453。字線450、451、452及453係用以存取記憶體胞410、411、412及413之傳導線。每一選擇電晶體415包含耦合至與一選擇信號SGS相關聯之一選擇線455之一閘極417。每一選擇電晶體416包含耦合至與一選擇信號SGD相關聯之一選擇線456之一閘極418。
串430及431兩者之記憶體胞410、411、412及413以及選擇電晶體415及416耦合至線407。線407表示記憶體裝置400之一半導體基板之一部分(舉例而言，該基板中之一井)。因此，線407亦稱為記憶體裝置400之一部分(例如，井407)。井407可具有與圖3之基板301之井305及井307中之一者或多者類似或相同之一結構。因此，串430及431中之每一者亦可具有與圖3之S-D區域(區域360及363)類似之一S-D區域。
如圖4中所示，記憶體裝置400亦包含一閘極電壓控制電路420以控制WL0、WL1、WL2及WL3之電壓位準。一選擇電晶體電壓控制電路433控制SGS及SGD之電壓位準。一井電壓控制電路442控制井407之電壓位準。在程式化操作之一時間間隔(諸如，在程式化一選定記憶體胞之前的一時間間隔)期間，井電壓控制電路442將電壓VWELL施加至井407以使井407充電至大於WL0、WL1、WL2及WL3處之電壓位準之一電壓位準，以致使電子自串430及431之S-D區域移動至井407。在該程式化操作之另一時間間隔(例如，在使井407充電之後的一時間間隔)期間，井電壓控制電路442將電壓VWELL與井407斷開以使用一放電單元444來使井407放電，以使得可程式化一個或多個選定記憶體胞。
圖4顯示其中記憶體裝置400包含三個單獨電路420、434及442之一實例。然而，此等電路可分離成多於三個電路、組合成更少之電路或一單個電路，或可係一電壓產生器及一控制電路(諸如，圖1之電壓產生器140及控制電路116)中之一者或兩者之至少一部分。
圖4顯示具有兩個串430及431之記憶體裝置400以將重點放在本文中所述之實施例。然而，記憶體裝置400包含與圖4中所示之串430及431類似或相同之眾多串。
在一程式化操作期間，記憶體裝置400可將串430或串431中之記憶體胞410、411、412及413中之一者或多者選擇為(一或多個)選定記憶體胞。圖4顯示在串430之記憶體胞411周圍之一虛圓形以指示：在一特定實例性程式化操作中，串430之記憶體胞411係一選定記憶體胞且串430之記憶體胞410、412及413係未選記憶體胞。因此，串430係一選定串。串431之記憶體胞410、411、412及413係未選記憶體胞。因此，串431係一未選串。下文參考圖4及圖5兩者闡述記憶體裝置400之一程式化操作。
在本文之說明中，當文字中或圖式中提及VWELL時，其可係指施加至一井之一電壓信號或指該井之電壓位準。當文字中或圖式中提及BL0及BL1時，其等可係指兩個對應位元線上之信號、該等位元線上之電壓位準或該等位元線本身。當文字中或圖式中提及WL0、WL1、WL2及WL3時，其等可係指對應字線上之信號、該等對應字線上之電壓位準、該等字線本身、與WL0、WL1、WL2及WL3相關聯之記憶體胞之閘極上之電壓位準或與WL0、WL1、WL2及WL3相關聯之記憶體胞之閘極。此外，當文字中或圖式中提及SGS(或SGD)時，其可係指一選擇線上之信號、該選擇線之一電壓位準或該選擇線本身。此外，當文字中或圖式中提及SL時，其可係指一源極線上之信號、該源極線之一電壓位準或該源極線本身。
圖5係根據本發明之一實施例圖4之各種信號在一程式化操作期間之一實例性時序圖。如圖5中所示，記憶體裝置400之一程式化操作包含兩個不同時間間隔：時間T0與時間T1之間的一時間間隔501及時間T1與時間T3之間的一時間間隔502。電壓位準V0至V11表示記憶體裝置400之各種組件在不同時間處之不同電壓位準。以下說明參考圖4及圖5兩者。
在操作中，在時間間隔501期間，記憶體裝置400將VWELL施加至井407以將井407處之電壓自一電壓位準V0升高至一較高電壓位準V1。記憶體裝置400將WL0、WL1、WL2及WL3保持於電壓位準V2處，以使得V1大於V2。井407處相對於WL0、WL1、WL2及WL3處之電壓位準V2之較高電壓位準V1致使電子自串430及431之S-D區域移動至井407。V2可等於V0。V0及V2可係零伏特(例如，接地電位)。V2可具有不同於零之另一值。舉例而言，V2可具有一負值。
在時間間隔501期間，記憶體裝置400允許BL0、BL1、SL及選定串430與未選串431兩者之S-D區域「浮動」，以使得此等區域處之電壓位準亦與井407處之電壓位準一同在相同方向上上升。在此說明中，「使一組件浮動(to float)」或「使一組件浮動(floating)」意指不將彼組件保持於一固定電壓位準處，而是允許彼組件處之電壓位準上升及下降至不同電壓位準。如圖5中所示，在時間間隔501期間，回應於井407之電壓位準自V0上升至V1，BL0、BL1、SL及串430及431之S-D區域中之每一者處之電壓位準自電壓位準V0上升至電壓位準V3。V3可小於V1。舉例而言，V3可等於V1減去VDIODE(V1-VDIODE)，其中VDIODE係跨越井407與串430或431之S-D區域之間的一p-n接面二極體之一電壓。下文中，圖6顯示串431之井407與S-D區域之間的一p-n接面二極體(DPN)。V1可大於零且小於記憶體裝置400之供電電壓(例如，Vcc)。V1亦可等於或大於記憶體裝置400之供電電壓。因此，若V1大於記憶體裝置400之供電電壓(例如，大於Vcc減去VDIODE)，則V3亦可大於記憶體裝置400之供電電壓。
在圖5中，在時間間隔501及502期間，記憶體裝置400升高SGS及SGD之電壓位準且將其等分別保持於電壓位準V4及V5處。V4及V5中之每一者可具有等於記憶體裝置400之一供電電壓之一值或大於電晶體415及416中之每一者之臨限電壓之其他值。
在圖5中所示之在時間間隔501期間之電壓位準下，電子自串430及431之S-D區域移動至井407且保留於其中。因此，自串430及431之S-D區域移除電子。當移除電子時，減少此等S-D區域中之電子之量。端視井407處之V1之值，可部分地移除或完全地移除此等S-D區域中之電子。自此等S-D區域移動之電子之量與V1與V2之間的差成比例。因此，若V2係固定的(例如，如圖5中所示在時間間隔501期間固定於V2處)，則自此等S-D區域移動之電子之量與V1之值成比例，以使得電壓位準V1之值越高，自此等S-D區域移除之電子越多。減少此等S-D區域中之電子之量在此等S-D區域中可不留下自由電子或留下可不足以導致程式化干擾之較少電子。因此，當程式化一個或多個選定串(諸如，串430)之一個或多個記憶體胞時(例如，在時間間隔502期間)，減少此等S-D區域中之電子之量可減小或抑制記憶體裝置400之選定串(諸如，串431)可發生之程式化干擾。
在時間間隔502期間，記憶體裝置400將VWELL與井407去耦合以將井407處之電壓自V1減小至V0。記憶體裝置400可藉由停止對井407之充電且然後使井407放電以減小其電壓位準來將井407與VWELL去耦合。
在時間間隔502期間，記憶體裝置400致使BL0(耦合至選定串之位元線)處之電壓位準自V3下降至一較低電壓位準(諸如，V0)。記憶體裝置400可藉由將BL0耦合至接地電位來致使BL0處之電壓位準下降。當BL0下降至V0時，串430之S-D區域之電壓位準亦下降至V0。
在時間間隔502期間，記憶體裝置400致使電壓位準BL1(耦合至未選串之位元線)自V3下降至一較低電壓位準V6。記憶體裝置400可藉由將BL1耦合至記憶體裝置400之供電電壓來致使BL1處之電壓位準下降。因此，V6可等於記憶體裝置400之供電電壓。
在時間間隔502期間，記憶體裝置400致使SL自V3下降至一較低電壓位準V8。記憶體裝置400可藉由將SL耦合至記憶體裝置400之供電電壓來致使SL處之電壓位準下降。因此，V8可等於記憶體裝置400之供電電壓。
在時間T1與T2之間，由於串431之S-D區域耦合至井407，因此串431之S-D區域之電壓位準V3亦下降至一較低電壓位準V7。V7大於V0。
在時間T2處，記憶體裝置400將WL2(選定字線)處之電壓位準自V0升高至一較高電壓位準V9。V9可係用以程式化選定記憶體胞411之一程式化電壓。由於記憶體胞411之閘極409耦合至WL2，因此藉由將WL2升高至V9，記憶體裝置400有效地將V9施加至記憶體胞411之閘極409以將記憶體胞411之臨限電壓改變成反映其上所儲存之資訊之值之一值。
在時間T2處，記憶體裝置400亦將WL0、WL1及WL3(未選字線)處之電壓位準自V0升高至一較高電壓位準V10。V10小於V9。由於記憶體胞410、412及413之閘極409耦合至對應WL0、WL1及WL3，因此藉由將WL0、WL1及WL3升高至V10，記憶體裝置400有效地將V10施加至記憶體胞410、412及413之閘極409。
在時間T2處，串431之S-D區域之電壓位準亦自V7上升至一較高電壓位準V11。未程式化串431之記憶體胞411，此乃因V9與串431之S-D區域之V11之間的電壓差不足以改變記憶體胞411之臨限電壓。而且，未程式化串431之記憶體胞410、412及413，此乃因V10與串431之S-D區域之V11之間的電壓差不足以改變串431之記憶體胞410、412及413之臨限電壓。
在時間T3之後，記憶體裝置400可將其組件重設至時間T0之前的位準。
V11可稱作一經升壓電壓位準，此乃因時間間隔502期間串431(未選串)之S-D區域之電壓位準自一相對較低電壓位準V3或V7「升壓」。一較高V3或V10或此兩者導致一較高V11。當程式化一選定串(例如，串430)中之一記憶體胞時，V11越高，越少的程式化干擾可影響記憶體裝置400之未選串(例如，串431)。因此，藉由增加V3或V10或此兩者，亦增加V11，藉此減小記憶體裝置400之未選串可發生之程式化干擾。如上所述，可藉由將大於V2之VWELL施加至井407以減少S-D區域中之電子之量來獲得V3。因此，可藉由控制VWELL之值來控制V11。舉例而言，可藉由施加具有一較高值之VWELL來獲得一較高V11。
如上所述，V1及V3可等於或大於記憶體裝置400之供電電壓(例如，Vcc)。因此，在記憶體裝置400中，可藉由在程式化操作之時間間隔501期間將VWELL施加至井407來獲得較高V11(以減小程式化干擾)。
某些習用記憶體裝置可包含與圖3之S-D區域類似之區域。出於此說明之目的，將習用記憶體裝置之與圖3之S-D區域類似之區域稱為一選定基板區域。在一程式化操作期間，藉由將一電壓VBL施加至與該習用記憶體裝置之一未選串相關聯之一位元線(未選位元線)來獲得該未選串之選定基板區域處之一電壓位準。然後，接通一選擇電晶體(例如，耦合至SGD之電晶體)且將大於零之一電壓VWL施加至與該未選串相關聯之字線以接通該未選串之記憶體胞之電晶體。經接通電晶體將該未選位元線處之VBL傳遞至該習用記憶體裝置之該未選串之該選定基板區域，以使得VBL亦存在於該未選串之該選定基板區域處。可將該習用記憶體裝置之該未選串之該選定基板區域處之VBL稱為一種子電壓。然而，該習用記憶體裝置之該未選位元線處之VBL受限於(例如，不大於)習用記憶體裝置之供電電壓(例如，Vcc)。因此，在該習用記憶體裝置中，該選定基板區域處之該種子電壓(其係基於VBL)受限於該供電電壓，且將大於零之VWL施加至字線以傳遞該種子電壓。因此，在該習用記憶體裝置中，該選定基板區域處之種子電壓與其在程式化操作之後續時間間隔中之一電壓(例如，一經升壓電壓位準)中存在一折衷，此乃因字線處之一較高VWL導致選定基板區域處在程式化操作之後續時間間隔中之一較低電壓位準(例如，較低經升壓電壓位準)。一較低經升壓電壓位準可不足以減小該習用記憶體裝置中之程式化干擾。
此外，在一習用記憶體裝置中，字線處之VWL增加超過某一值(嘗試增加經升壓電壓位準)不可導致選定基板區域之一經升壓電壓位準之一增加。原因可歸咎於習用記憶體裝置中之選定基板區域與周圍基板之間的反偏壓之間的接面洩漏，其中該接面洩漏可限制選定基板區域之經升壓電壓位準。因此，對經升壓電壓位準之限制亦可限制減小習用記憶體裝置中之程式化干擾之任一嘗試。
在圖5中，由於記憶體裝置400之WL0、WL1、WL2及WL3處之V2可係零，因此時間間隔502期間未選串處之位準電壓(諸如，V11)可係儘可能高，藉此亦增強程式化干擾之減小。此外，在圖5中，如上文所解釋，一較高V3或V10或此兩者導致一較高V11。因此，增加之V3可允許減小之V10以達成相同之V11，藉此減少或防止串431之經反偏壓S-D區域與井407之間的接面洩漏，藉此導致減小之程式化干擾。
圖6顯示根據本發明之一實施例之圖4記憶體裝置400之一部分之一剖視圖，其藉助電容及二極體建模繪示井407之一部分及串431之S-D區域之一部分。圖6中之字線WL表示圖4之字線WL0、WL1、WL2及WL1中之一者。串431之S-D區域包含源極及汲極660以及一通道663。如圖6中所示，源極及汲極660係浮動的，且可使用耦合至字線WL之電容器CCG、耦合至浮動閘極408之電容器CFG、耦合至井407之電容器CW及耦合於S-D區域與井407之間的二極體DPN來建模。
如以下方程式中所示基於CCG、CFG、CW及任一電荷QS-D來確定S-D區域處之電壓位準VS-D。
VS-D=((CCG*VCG)+(CFG*VFG)+(CW*VWELL)+QS-D)/(CCG+CFG+CW)
在以上方程式中，電壓VCG、VFG及VWELL分別對應於與電容器CCG、CFG及CW相關聯之電壓。當與通道663相關聯之記憶體胞具有一負臨限電壓時(舉例而言，當該記憶體胞處於一已抹除狀態中時)，該通道亦可包含電子。通道663亦可以與圖6中所示之源極及汲極660之方式類似之一方式建模。
在操作中，當VWELL大於VS-D時，二極體DPN接通且電子移出S-D區域至井407中。舉例而言，在圖5中之時間間隔501期間(當VWELL自V0上升至V1時)，二極體DPN在VWELL大於VS-D時接通。S-D區域中之電子之損失升高VS-D之電壓位準。當VS-D大約等於VWELL減去跨越二極體DPN之一電壓(例如，VDIODE)(諸如，圖5中之V3)時，二極體DPN關斷。移出S-D區域之電子之量與VWELL成比例。
因此，在圖5中之時間間隔501期間，產生井407與字線WL之間的一不同電壓差，從而致使來自圖6中之S-D區域之電子移出此區域至井407中。因此，在圖5中之時間間隔501期間，減少S-D區域中之電子之量。如上所述，減少S-D區域中之電子之量可減小或抑制未選串(諸如，串431)可發生之程式化干擾。
圖7顯示根據本發明之一實施例之記憶體裝置700之一部分剖視圖，其繪示記憶體裝置700之某些組件(包含串731)在記憶體裝置700之一程式化操作期間之各種電壓位準。圖7中之電壓位準V2、V3及井707對應於圖4及圖5之V2、V3及井407。在記憶體裝置700之一程式化操作期間，圖7之串731可係一未選串(諸如，上文參考圖4、圖5及圖6所述之串431)。在圖7中，SL、BL、SGD及SGS對應於圖3之類似組件。
在圖7中，V3係串731之S-D區域處之一正電壓，其因在將V2施加至字線750、751、752及753且將大於V2之VWELL施加至基板701之井707時電子移出S-D區域至井707中而造成。串731之S-D區域包含區域760及763。由於井707圍繞S-D區域，因此當將大於V2之VWELL施加至井707時，來自S-D區域之不同位置之相等量之電子可移動至井707。因此，S-D區域亦可具有在整個S-D區域延伸之一相等電壓(或大致均勻之電壓位準)V3。
某些習用記憶體裝置可將一電壓VBL施加至其位元線且將大於零之一字線電壓VWL施加至未選串之記憶體胞之控制閘極以接通未選串之記憶體胞之電晶體，以便可將VBL自位元線傳遞至該習用記憶體裝置之一選定基板區域(與圖7之S-D區域類似)。然而，在某些情況下，用於習用記憶體裝置中之VWL可不足以接通一特定記憶體胞之一電晶體，此乃因該特定記憶體胞可經程式化而具有大於VWL之一值(例如，臨限電壓)。因此，在該習用記憶體裝置中，來自位元線之VBL可僅到達該選定基板區域之一部分且在該選定基板區域之其中一特定記憶體胞經程式化而具有大於VWL之一值之一位置處停止。因此，該習用記憶體裝置中之該未選串之該選定基板區域之某些位置可具有低於VBL(例如，Vcc)之一電壓(例如，0伏特)。因此，習用記憶體裝置之未選串之選定基板區域處之電壓位準(例如，經升壓電壓位準)取決於儲存於該未選串之記憶體胞中之資訊之值且不可儘可能地高，藉此減小習用記憶體裝置中之程式化干擾。
然而，在記憶體裝置700中，由於V3因將VWELL施加至井707而造成，因此S-D區域處之電壓位準獨立於儲存於記憶體胞710、711、712及713中之值。因此，串731之S-D區域中之V3可到達S-D區域中之所有位置，藉此允許S-D區域處之電壓位準(例如，V11)在一時間間隔(諸如，程式化操作之時間間隔502)期間儘可能地高。當記憶體裝置700之一電壓位準(與圖5之V11類似)可在一程式化操作期間儘可能地高時，可以與上文參考圖4及圖5所述之方式類似之方式減小未選串731可發生之程式化干擾。
本文中所述之一個或多個實施例包含具有一模組及若干記憶體胞之方法及裝置。該模組經組態以在一程式化操作期間減少記憶體胞之源極及汲極中之電子之量以減小程式化干擾，以改良該程式化操作。上文參考圖1至圖7闡述了包含額外方法及裝置之其他實施例。
對諸如記憶體裝置100、200、400及700等設備之圖解說明意欲提供對各種實施例之結構之一大體理解而非對可利用本文中所述結構之設備之所有元件及特徵之一徹底說明。
各種實施例之設備包含用於高速電腦中之電路、通信及信號處理電路、記憶體模組、可攜式記憶體儲存裝置(例如，拇指磁碟)、單處理器或多處理器模組、單個或多個嵌入式處理器、多核處理器、資料開關及包含多層、多晶片模組之專用模組或可包含於其中。此等設備可進一步被包含作為各種電子系統內之子組件，諸如電視、記憶體蜂巢式電話、個人電腦(例如，膝上型電腦、桌上型電腦、手持式電腦、平板電腦等)、工作臺、無線電、視訊播放器、音訊播放器(例如，MP3(動畫專家群組，音訊層3)播放器)、車輛、醫療裝置(例如，心臟監視器、血壓監視器等)、機上盒及其他系統。
以上說明及圖式圖解說明本發明之某些實施例以使得彼等熟習此項技術者能夠實踐本發明之實施例。其他實施例可併入有結構、邏輯、電、過程及其他改變。在圖式中，貫穿數個視圖，相同特徵或相同編號闡述大致類似之特徵。某些實施例之部分及特徵可包含於其他實施例之部分及特徵中或替代其他實施例之部分及特徵。在閱讀且理解以上說明後，彼等熟習此項技術者將顯而易見諸多其它實施例。
本文提供發明摘要以遵循37 C.F.R. §1.72(b)，其需要將允許讀者快速探知該技術發明之本質及要旨之一摘要。本發明摘要係在理解其將不用以解釋或限制申請專利範圍之情況下提交。
100．．．記憶體裝置
102．．．記憶體陣列
104．．．記憶體胞
106．．．列解碼器
108．．．行解碼器
110．．．線
111．．．線
112．．．位址暫存器
114．．．資料輸入/輸出電路
116．．．控制電路
130．．．線
132．．．線
140．．．電壓產生器
200．．．記憶體裝置
208．．．浮動閘極
209．．．控制閘極
210．．．記憶體胞
211．．．記憶體胞
212．．．記憶體胞
213．．．記憶體胞
215．．．選擇電晶體
216．．．選擇電晶體
217．．．閘極
218．．．閘極
220．．．列
221．．．列
222．．．列
223．．．列
224．．．行
225．．．行
226．．．行
230．．．串
231．．．串
232．．．串
240．．．位元線
241．．．位元線
242．．．位元線
243．．．源極線
250．．．字線
251．．．字線
252．．．字線
253．．．字線
255．．．選擇線
256．．．選擇線
301．．．基板
303．．．井
305．．．井
307．．．井
360．．．區域
363．．．區域
399．．．節點
400．．．記憶體裝置
407．．．線/井
408．．．浮動閘極
409．．．控制閘極
410．．．記憶體胞
411．．．記憶體胞
412．．．記憶體胞
413．．．記憶體胞
415．．．選擇電晶體
416．．．選擇電晶體
417．．．閘極
418．．．閘極
420．．．閘極電壓控制電路
430．．．選定串
431．．．未選串
433．．．選擇電晶體電壓控制電路
440．．．位元線
441．．．位元線
442．．．井電壓控制電路
444．．．放電單元
450．．．字線
451．．．字線
452．．．字線
453．．．字線
455．．．選擇線
456．．．選擇線
457．．．源極線
501．．．時間間隔
502．．．時間間隔
660．．．源極及汲極
663．．．通道
700．．．記憶體裝置
701．．．基板
707．．．井
710．．．記憶體胞
711．．．記憶體胞
712．．．記憶體胞
713．．．記憶體胞
731．．．未選串
750．．．字線
751．．．字線
752．．．字線
753．．．字線
760．．．區域
763．．．區域
圖1顯示根據本發明之一實施例之一記憶體裝置之一方塊圖，該記憶體裝置具有帶有記憶體胞之一記憶體陣列。
圖2顯示根據本發明之一實施例之一記憶體裝置之一部分示意圖。
圖3顯示根據本發明之一實施例之圖2記憶體裝置之一部分剖視圖。
圖4顯示根據本發明之一實施例之一記憶體裝置之一部分示意圖，該記憶體裝置包含經選擇以在一實例性程式化作業期間程式化之一記憶體胞。
圖5係根據本發明之一實施例圖4之各種信號在一程式化操作期間之一實例性時序圖。
圖6顯示根據本發明之一實施例之圖4記憶體裝置之一部分之一剖視圖，其藉助電容及二極體建模繪示一井之一部分及一記憶體胞串之一區域之一部分。
圖7顯示根據本發明之一實施例之一記憶體裝置之一部分剖視圖，其繪示該記憶體裝置之某些組件在該記憶體裝置之一程式化操作期間之各種電壓位準。
400．．．記憶體裝置
407．．．線/井
408．．．浮動閘極
409．．．控制閘極
410．．．記憶體胞
411．．．記憶體胞
412．．．記憶體胞
413．．．記憶體胞
415．．．選擇電晶體
416．．．選擇電晶體
417．．．閘極
418．．．閘極
420．．．閘極電壓控制電路
430．．．選定串
431．．．未選串
433．．．選擇電晶體電壓控制電路
440．．．位元線
441．．．位元線
442．．．井電壓控制電路
444．．．放電單元
450．．．字線
451．．．字線
452．．．字線
453．．．字線
455．．．選擇線
456．．．選擇線
457．．．源極線

Claims (36)

  1. 一種程式化一記憶體裝置之方法，該方法包括：在一裝置之一程式化操作之一第一時間間隔期間，減少該裝置之記憶體胞之源極及汲極中之電子之一量；在該程式化操作之一第二時間間隔期間，程式化該等記憶體胞中之至少一者；及其中減少及程式化之至少一者包括：在該第一時間間隔期間，將一第一閘極電壓施加至該記憶體裝置之一記憶體胞串之複數個閘極；在該第二時間間隔期間，將一第二閘極電壓施加至該複數個閘極之一第一閘極及一第二閘極；及在該第二時間間隔期間，將一第三閘極電壓施加至該複數個閘極之一第三閘極。
  2. 如請求項1之方法，其中減少電子之該量包含在該等記憶體胞之閘極與該裝置之基板之其中定位有該等源極及汲極之一部分之間產生一電壓差，以使得在該第一時間間隔期間，該基板之該部分處之一電壓位準大於該等閘極中之每一者處之一電壓位準。
  3. 如請求項2之方法，其中產生該電壓差包含在該第一時間間隔期間將該等閘極處之該電壓位準保持於零伏特。
  4. 如請求項1之方法，其中減少該等源極及汲極中之電子之該量包含使該等源極及汲極浮動。
  5. 一種程式化一記憶體裝置之方法，該方法包括：在一記憶體裝置之一程式化操作之一第一時間間隔期 間，將一基板之耦合至該記憶體裝置之記憶體胞之源極及汲極之一部分之一電壓自一第一電壓位準升高至一第二正電壓位準；在該程式化操作之一第二時間間隔期間，減小該基板之該部分處之該第二正電壓位準；及在該程式化操作之一後續第三時間間隔期間，將一程式化電壓施加於一字線。
  6. 如請求項5之方法，其中該第二電壓位準等於該記憶體裝置之一供電電壓。
  7. 如請求項5之方法，其中該第二電壓位準大於該記憶體裝置之一供電電壓。
  8. 如請求項5之方法，其中在該第一時間間隔期間，該第二電壓位準大於該等源極及汲極處之一電壓位準。
  9. 一種程式化一記憶體裝置之方法，該方法包括：在一記憶體裝置之一程式化操作之一第一時間間隔期間，使該記憶體裝置之一基板之一部分充電；在該程式化操作之一第二時間間隔期間，使該基板之該部分放電；在該第一時間間隔期間，將一第一閘極電壓施加至該記憶體裝置之一記憶體胞串之複數個閘極；在該第二時間間隔期間，將一第二閘極電壓施加至該複數個閘極中之第一及第二閘極；及在該第二時間間隔期間，將一第三閘極電壓施加至該複數個閘極中之一第三閘極。
  10. 如請求項9之方法，其中當使該基板之該部分充電時，該第一閘極電壓具有小於該基板之該部分之一電壓位準之一電壓位準。
  11. 如請求項10之方法，其中該第一閘極電壓具有等於零伏特之一電壓位準。
  12. 如請求項10之方法，其中該第一閘極電壓具有一負值。
  13. 如請求項9之方法，其進一步包括：使耦合至該記憶體胞串之一位元線浮動。
  14. 如請求項13之方法，其進一步包括：在該第二時間間隔期間，減小該位元線處之一電壓。
  15. 如請求項9之方法，其中該串之該等記憶體胞中沒有一者經選擇以在該程式化操作期間程式化。
  16. 如請求項9之方法，其中該串之該等記憶體胞中之一者經選擇以在該程式化操作期間程式化。
  17. 一種程式化一記憶體裝置之方法，該方法包括：在一記憶體裝置之一程式化操作之一第一時間間隔期間，使用一正電壓對耦合至該記憶體裝置之記憶體胞之源極及汲極之一基板井充電；在該程式化操作之一第二時間間隔期間，在使用一正電壓對該基板井充電且使該基板井放電之同時，允許該等源極及該等汲極處之一電壓位準上升；及在該程式化操作之一後續第三時間間隔期間，使用一程式化電壓對該一字線充電。
  18. 如請求項17之方法，其中允許該等源極及汲極處之該電 壓位準上升至等於基板井之一電壓位準減去一二極體電壓之一位準。
  19. 如請求項17之方法，其中以一第一記憶體胞串配置該等記憶體胞之一第一群組且以一第二記憶體胞串配置該等記憶體胞之一第二群組，且其中在該基板井被放電時之該第二時間間隔之一第一部分期間允許該第一記憶體胞串之該等源極及該等汲極處之該電壓位準減小，且在該基板井被放電時之該第二時間間隔之一第二部分期間允許該第一記憶體胞之該等源極及該等汲極處之該電壓位準增加。
  20. 一種記憶體裝置，其包括：記憶體胞，其包含定位於一基板之一部分中之源極及汲極；及一模組，其經組態以在該記憶體裝置之一程式化操作期間減少該等源極及汲極中之電子之一量，且該模組進一步經組態以：在該第一時間間隔期間，將一第一閘極電壓施加至該記憶體裝置之一記憶體胞串之複數個閘極；在該第二時間間隔期間，將一第二閘極電壓施加至該複數個閘極之一第一閘極及一第二閘極；及在該第二時間間隔期間，將一第三閘極電壓施加至該複數個閘極之一第三閘極。
  21. 如請求項20之記憶體裝置，其中該模組經組態以在該程式化操作之一時間間隔期間使該基板之該部分充電。
  22. 如請求項21之記憶體裝置，其中該模組經組態以在該程式化操作之一額外時間間隔期間使該基板之該部分放電。
  23. 如請求項20之記憶體裝置，其中該模組經組態以在該程式化操作之一時間間隔期間將該等記憶體胞之閘極保持於小於該基板之該部分之一電壓位準之一電壓位準。
  24. 如請求項20之記憶體裝置，其中該模組經組態以在該程式化操作之一時間間隔期間將該等記憶體胞之閘極保持於零伏特。
  25. 如請求項20之記憶體裝置，其中該基板之該部分具有一第一傳導性類型之一材料且該等源極及汲極具有一第二傳導性類型之一材料。
  26. 如請求項25之記憶體裝置，其中該基板之該部分係該基板之一第一部分且該基板包含具有該第二傳導性類型之一材料之一第二部分，且其中該基板之該第一部分在該基板之該第二部分與該等源極及汲極之間。
  27. 如請求項20之記憶體裝置，其中該模組包含一電壓產生器。
  28. 如請求項20之記憶體裝置，其中該模組包含一控制電路。
  29. 如請求項20之記憶體裝置，其中該模組包含一電壓產生器及一控制電路。
  30. 一種記憶體裝置，其包括：一第一記憶體胞串，其耦合於一第一線與一源極線之 間；一第二記憶體胞串，其耦合於一第二線與該源極線之間；傳導線，其由該第一串及該第二串共享以在該記憶體裝置之一程式化操作期間存取該第一串及該第二串之該等記憶體胞，該第一串及該第二串中之每一者之該等記憶體胞包含定位於一基板之一部分中之源極及汲極；及一模組，其經組態以在該記憶體裝置之一程式化操作期間將該基板之該部分處之一電壓自一第一電壓位準升高至一第二正電壓位準，並經組態以在一第二時間間隔期間，隨後降低該第二正電壓位準，該第二時間間隔在該記憶體裝置之該程式化操作之該第一時間間隔之後，並經組態以在一第三時間間隔期間，將一程式化電壓施加於該記憶體裝置之一字線上，該第三時間間隔在該記憶體裝置之該程式化操作之該第二時間間隔之後。
  31. 如請求項30之記憶體裝置，其中該模組經組態以在該程式化操作之一時間間隔期間將該等傳導線保持於小於該基板之該部分處之該第二電壓位準之一電壓位準。
  32. 如請求項30之記憶體裝置，其中該模組經組態以在該程式化操作期間允許該第一線之一電壓位準上升並下降。
  33. 如請求項30之記憶體裝置，其中該模組經組態以在該時間間隔期間允許該第一線及該第二線浮動。
  34. 如請求項30之記憶體裝置，其中該模組經組態以在該基板之該部分處之該電壓上升時允許該第一串及該第二串 之該等源極及汲極處之一電壓位準上升。
  35. 如請求項30之記憶體裝置，其中該模組經組態以在該電壓上升至該第二電壓位準之後減小該基板之該部分處之該電壓。
  36. 如請求項35之記憶體裝置，其中該模組經組態以在減小該基板之一部分處之該電壓時允許該第一串之該等源極及汲極處之一電壓位準上升，且該模組經組態以在減小該基板之該部分處之該電壓時允許該第二串之該等源極及汲極處之一電壓位準減小。
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