TWI514462B - 氮化矽膜中之特徵部的蝕刻方法 - Google Patents

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Description

氮化矽膜中之特徵部的蝕刻方法
本發明係關於製造半導體裝置之方法，尤有關於使用圖案化遮罩之氮化矽(SiN)膜之電漿蝕刻方法。
許多半導體製造方法利用電漿來執行蝕刻製程，在該蝕刻製程中，去除晶圓上特定區域之材料，以接著在晶圓上形成裝置之構件/特徵部(例如：電晶體、電容器、導線、貫孔等等)。該製造方法使用遮罩圖案，該遮罩圖案係形成於晶圓受保護以免於蝕刻製程之區域上。
在需要長電漿暴露時間之深特徵部之蝕刻期間，遮罩圖案會完全地從晶圓表面移除，藉此而使表面不受保護。因此，晶圓上之深特徵部之蝕刻會受限於遮罩圖案之材料與待蝕刻之材料間之蝕刻選擇比，其中選擇比愈高，特徵部會被蝕刻得愈深。此外，深特徵部之蝕刻普遍需要直特徵部側壁、以及對特徵部底部之材料之高蝕刻選擇比。
氮化矽(SiN)膜廣泛地被使用於微製造製程中以作為介電與遮罩材料。半導體處理通常包含在相對厚之SiN膜分層中蝕刻特徵部，而其係位在Si晶圓基板上、或在支撐於Si晶圓基板上之相對薄之二氧化矽(SiO2 )分層上，其中強烈要求SiN蝕刻對Si與SiO2 兩者之高選擇比，以減少或防止下方SiO2 膜或Si基板中之損壞。
存在用以在具有直側壁之深SiN特徵部之蝕刻期間提高選擇比之新方法的需求，如此遮罩圖案之足量部分會餘留以覆蓋晶圓待保護之區域，直到蝕刻製程完成為止，並且如此下方之基板材料不會被蝕刻或損壞。
本發明實施例提供一種處理方法，用來在遮罩圖案所覆蓋 之SiN膜中電漿蝕刻特徵部。該處理方法使用包含HBr氣體、O2 氣體、與含碳氟氣體之製程氣體，結合將脈衝式射頻(RF)偏壓功率施加到基板，以提供深SiN特徵部，該深SiN特徵部具有直側壁以及對遮罩圖案與下層材料之良好的蝕刻選擇比。
根據本發明一實施例，該方法包含：在基板上準備一膜堆疊，該膜堆疊包含基板上之氮化矽(SiN)膜與該SiN膜上之遮罩圖案；從包含HBr氣體、O2 氣體、與含碳氟氣體之製程氣體形成電漿；將脈衝式RF偏壓功率施加到基板；以及藉由將膜堆疊暴露到電漿來使遮罩圖案移轉到SiN膜。
根據本發明另一實施例，將遮罩圖案移轉到SiN膜之步驟包含：藉由在主要蝕刻(ME)步驟期間將第一脈衝式RF偏壓功率施加到基板，以在ME步驟中蝕刻通過少於SiN膜之整體厚度；以及之後，藉由施加第二脈衝式RF偏壓功率以在過蝕刻(OE)步驟中蝕刻通過SiN膜之剩餘厚度，並終止於基板之上，該第二脈衝式RF偏壓功率比在ME製程期間施加到基板之第一脈衝式RF偏壓功率更低。
根據本發明之另一實施例，該方法包含在基板上準備一膜堆疊，該膜堆疊包含基板上之氮化矽(SiN)膜與該SiN膜上之遮罩圖案，該基板包含Si膜、SiO2 膜、或其混合，而該遮罩圖案包含SiON膜、SiO2 膜、或其混合。該方法更包含：藉由包含輻射線槽孔天線(RLSA)之微波電漿源來激發包含HBr氣體、O2 氣體、與CF4 氣體之製程氣體，以從該製程氣體形成電漿；以及藉由將該膜堆疊暴露到電漿來使該遮罩圖案移轉到該SiN膜。該移轉之步驟包含：在主要蝕刻(ME)步驟期間藉由將第一脈衝式RF偏壓功率施加到基板，以在ME步驟中蝕刻通過少於該SiN膜之整體厚度；以及之後，藉由在過蝕刻(OE)步驟期間將低於第一脈衝式RF偏壓功率之第二脈衝式RF偏壓功率施加到基板，以在OE步驟中蝕刻通過該SiN膜之剩餘厚度，並終止於該基板之上。
參考隨附之圖示來說明本發明之實施例，該圖示中顯示本發明之示範實施例。隨後之說明並非意圖限制所揭露之範圍、應用性、或結構。當然，隨後之數個示範實施例之說明將提供熟悉本技藝者能夠實施本發明示範實施例之說明。應當注意本發明可在不離開隨附申請專利範圍中所提出之本發明之精神與範疇內作不同形式之例示。
本發明實施例係針對SiN電漿蝕刻製程，其提供具有直側壁外形之SiN蝕刻特徵部(例如：溝槽)、以及SiN對上方之遮罩圖案與在SiN蝕刻特徵部底部之材料之高蝕刻選擇比。在一些實施例中，使用包含SiO2 、SiON、或其混合之遮罩圖案來形成SiN蝕刻特徵部。在一些實施例中，SiN蝕刻特徵部底部之材料包含SiO2 、Si、或其混合。使用包含HBr氣體、O2 氣體、與含碳氟氣體(包含氟碳氣體、氫氟碳氣體、或其混合)之製程氣體來得到SiN蝕刻特徵部之直側壁外形與高蝕刻選擇比。該氟碳氣體可以包含CF4 或由CF4 所組成，而該氫氟碳氣體可以包含CHF3 、CH2 F2 、或CH3 F、或其混合、或由CHF3 、CH2 F2 、或CH3 F、或其混合所組成。該製程氣體可以進一步包含惰性氣體，例如：氬(Ar)或氦(He)。
圖1A顯示根據本發明實施例之於基板上之SiN膜上所形成之遮罩圖案。膜結構100包含遮罩圖案103與基板101，該遮罩圖案103具有暴露SiN膜102之遮罩開口104，而該基板101位於SiN膜102下方。舉例來說，遮罩圖案103可以包含SiO2 、SiON、或其混合。遮罩圖案103可以具有線寬或臨界尺寸(CD)，並且可以藉由習知之微影與蝕刻方法來形成，例如：使用光阻(PR)以及挑選自含矽抗反射塗層(Si-ARC)與有機介電層(ODL)之一或多分層。在一些範例中，遮罩圖案103可以具有小於100nm、小於50nm、或小於40nm之CD。
根據本發明實施例，電漿蝕刻膜結構100以形成SiN蝕刻特徵部105(例如：溝槽)，該SiN蝕刻特徵部105具有直側壁外形以及SiN膜102對遮罩圖案103與在SiN蝕刻特徵部105底部之材料之高蝕刻選擇比。圖1B概略地顯示在主要蝕刻(ME)步驟中以 高蝕刻率將遮罩圖案103移轉到SiN膜102中，藉此形成SiN圖案107與SiN蝕刻特徵部105。在ME步驟之後，膜結構110包含SiN膜102之未蝕刻部分102a。根據本發明實施例，ME步驟使用包含HBr氣體、O2 氣體、與含碳氟氣體之製程氣體。在一些範例中，在ME步驟期間，製程腔室壓力可以在約30mTorr與約200mT之間、或在約50mTorr與約150mT之間。
根據本發明一實施例，使用第一脈衝式RF偏壓功率來執行ME步驟，該第一脈衝式RF偏壓功率係透過支撐基板101(包含膜結構100)之基板支撐器而施加到基板101。第一脈衝式RF偏壓功率之使用係提供SiN蝕刻特徵部105中之直SiN側壁106、以及提供SiN膜102相對於遮罩圖案103之高蝕刻選擇比。
在ME步驟之後接著低蝕刻率過蝕刻(OE)步驟，該OE步驟使用包含HBr氣體、O2 氣體、與含碳-氟氣體之製程氣體。在一些範例中，在OE步驟期間，製程腔室壓力可以在約10mTorr與約200mT之間、或在約30mTorr與約100mT之間。OE步驟可以進一步使用第二脈衝式RF偏壓功率，以提供SiN膜102對遮罩圖案103與在SiN蝕刻特徵部105底部之基板101之材料之所需蝕刻選擇比。根據本發明之一些實施例，OE步驟中之第二脈衝式RF偏壓功率可以低於ME步驟中之第一脈衝式RF偏壓功率。可以執行OE步驟一段時間週期(去除SiN膜102之未蝕刻部分102a)以及額外時間週期，以確保完全去除SiN蝕刻特徵部105中之SiN膜102之未蝕刻部分102a，同時終止於基板101之表面101a上。圖1C概略地顯示在OE步驟之後包含SiN蝕刻特徵部105之膜結構115，該SiN蝕刻特徵部105延伸通過整個SiN膜102，並終止於表面101a。根據一些實施例，SiN圖案107可以具有1到5之間、或2到4之間之深寬比(高度/寬度)。
圖2概略地顯示根據本發明實施例之在電漿蝕刻期間施加到基板之RF偏壓功率之脈衝。將ME步驟期間施加於基板支撐器(支撐基板)之RF偏壓功率維持在RF偏壓功率P2一段時間週期T1(ON週期)，並且之後，將RF偏壓功率維持在RF偏壓功率P0 一段時間週期T2(OFF週期)，其中RF偏壓功率P2大於RF偏壓功率P0。根據本發明之一些實施例，RF偏壓功率P2可以為100W以上，例如：110W、120W、130W、140W、150W、160W、或更大。RF偏壓功率P0可以為0W以上，例如：10W、20W、30W、40W、50W、或更大。根據本發明之一些實施例，時間週期T1可以大於時間週期T2。換句話說，工作週期(T1/T1+T2)可以大於0.5(50%)，例如：大於0.6(60%)、大於0.7(70%)、大於0.8(80%)、或甚至大於0.9(90%)。在其他實施例中，時間週期T2可以等於或大於時間週期T1。RF偏壓功率P2之脈衝頻率可以大於1Hz，例如：2Hz、4Hz、6Hz、8Hz、10Hz、20Hz、30Hz、50Hz、或更大。為了清楚表示，圖2僅顯示ME步驟期間脈衝式RF偏壓功率之三個脈衝週期，但熟悉本技藝者將輕易地了解一般的ME步驟將包含多個脈衝。舉例來說，400秒之ME步驟(使用10Hz之脈衝頻率)包含脈衝式RF偏壓功率之4000個脈衝。
仍參考圖2，將OE步驟期間施加於支撐基板之基板支撐器之RF偏壓功率維持在RF偏壓功率P1一段時間週期T3(ON週期)，並且之後，將RF偏壓功率維持在RF偏壓功率P0一段時間週期T4(OFF週期)，其中RF偏壓功率P1大於RF偏壓功率P0。根據本發明一些實施例，RF偏壓功率P1可以小於RF偏壓功率P2，並且可以小於100W，例如：90W、80W、70W、60W、40W、30W、或甚至更低。RF偏壓功率P0可以為0W以上，例如：10W、20W、30W、40W、50W、或更大。根據本發明一些實施例，時間週期T3可以大於時間週期T4。換句話說，工作週期(T3/T3+T4)可以大於0.5(50%)，例如：大於0.6(60%)、大於0.7(70%)、大於0.8(80%)、或甚至大於0.9(90%)。在一些範例中，OE步驟中所使用之工作週期可以小於ME步驟中所使用之工作週期。RF偏壓功率P1之脈衝頻率可以大於1Hz，例如：2Hz、4Hz、6Hz、8Hz、10Hz、20Hz、30Hz、50Hz、或更大。為了清楚表示，圖2僅顯示OE步驟期間脈衝式RF偏壓功率之三個脈衝週期，但熟悉本技藝者將輕易地了解一般的OE步驟將包含多個脈衝。
並且，在ME步驟期間供應自外部微波產生器15之電漿產生功率可以大於在OE步驟期間之電漿產生功率，因此ME步驟期間製程腔室中之電漿密度大於OE步驟期間之電漿密度。舉例來說，在ME步驟期間所施加之電漿產生微波功率可以在2000W與3000W之間，例如：3000W，而在OE步驟期間所施加之電漿產生微波功率可以在1000W與2000W之間，例如：1500W。在一範例中，ME步驟期間所施加之電漿產生微波功率可以在2000W與3000W之間，而RF偏壓功率可以為100W以上。在一範例中，OE步驟所施加之電漿產生微波功率可以在1000W與2000W之間，而RF偏壓功率可以小於100W。在一些範例中，ME步驟期間之製程腔室壓力可以大於OE步驟期間之製程腔室壓力。舉例來說，製程腔室壓力在ME步驟期間可以為約30mTorr與約200mT之間，而在OE步驟期間可以為約10mTorr與約150mT之間。ME步驟之蝕刻時間依SiN膜之厚度而定。在一些範例中，ME步驟之蝕刻時間可以為1分鐘與10分鐘之間，而OE步驟之蝕刻時間可以為10秒與2分鐘之間。表I顯示根據本發明實施例之ME與OE之示範電漿蝕刻條件。
雖然電漿蝕刻處理對蝕刻具有精細特徵部之多鄰近結構特別有用，如圖1A-1C中所描述，因為特徵部尺寸與間隔之要求變得更嚴厲，電漿蝕刻製程之限制變得更顯而易見。電漿蝕刻之一共同限制為關於在相同基板上之各種半導體結構間具有不同間隔 之積體電路(IC)之製造。舉例來說，蝕刻率會顯現出與圖案密度之相關性、其為一種稱為「微米負載(micro-loading)」之現象。在非常小尺寸尤其是高深寬比之狀態下，已圖案化為具有高密度(即特徵部間之間隔較小)之材料之蝕刻率會比圖案化為具有低密度(即特徵部間之間隔較大)之相同材料之蝕刻率更慢。因此，會需要過蝕刻(OE)步驟以完全地蝕刻在相同基板上之所有不同結構，即先完成蝕刻之區域繼續暴露於蝕刻製程，而未完成蝕刻之區域經歷蝕刻製程之全部。在一些情況下，如果OE步驟對下方材料未顯現出良好的選擇比，OE步驟會不利地影響所產生之半導體結構。當電漿蝕刻遮罩圖案103所覆蓋之SiN膜102時，SiN膜102相對於基板101與遮罩圖案103之高蝕刻選擇比(如上所述)明顯地減少或消除微米負載效應。
如上所述，為了改善SiN膜102對遮罩圖案103之選擇蝕刻比，藉由使施加到基板支撐器(支撐基板101)之RF偏壓功率準位產生脈衝來執行ME步驟、OE步驟、或ME步驟與OE步驟兩者。藉由使RF偏壓功率產生脈衝所觀察到之SiN膜102相對於遮罩圖案103之改善蝕刻選擇比，被認為是由於RF偏壓之脈衝OFF週期期間之硬遮罩保護所造成。
圖3A與3B係概略地顯示根據本發明實施例之在電漿蝕刻期間使施加到基板之RF偏壓功率產生脈衝之效果。圖3A概略地顯示在遮罩圖案103移轉到SiN膜102期間將RF偏壓功率施加到基板之效果，其中電漿中之離子強烈地朝向基板加速，並造成SiN膜102之離子蝕刻與遮罩圖案103之電漿腐蝕。圖3B概略地顯示未將RF偏壓功率施加到基板之效果，其中電漿中之離子未強烈地朝向基板加速，並且電漿製程藉著於遮罩圖案103上形成保護層103a而繼續進行，該保護層103a之形成係藉由將遮罩圖案103暴露到中性自由基(例如：CBr與O)之沉積與氧化作用。藉由RF偏壓功率之脈衝所形成之保護層103a在隨後之RF偏壓ON週期期間保護遮罩圖案，藉此增加SiN膜102相對於遮罩圖案103之蝕刻選擇比。
圖4係根據本發明一實施例之用於SiN圖案蝕刻之電漿處理系統之概略圖示，該電漿處理系統包含輻射線槽孔天線(RLSA)電漿源。電漿處理系統30包含製程腔室120、輻射線槽孔板300、用來支撐待處理基板(例如：300mm之Si晶圓)之基板支撐器140、以及介電質窗160。製程腔室120包含底部部分17與圓柱形側壁18，該底部部分17位於基板支撐器140下方，而該圓柱形側壁18自底部部分17之周邊向上延伸。製程腔室120之上部分為開放的。介電質窗160位於基板支撐器140之對面並透過O形環20而密封到製程腔室120之上側。電漿處理系統30更包含控制器55，其用來控制處理條件與電漿處理系統30之全部運作。
外部微波產生器15透過同軸波導管24與慢波板28而將預定頻率(例如：2.45 GHz)之微波功率提供到輻射線槽孔板300。外部微波產生器15可以用來提供約1000W與3000W之間之微波功率。同軸波導管24可以包含中心導管25與周圍導管26。接著透過設置於輻射線槽孔板300上之數個槽孔29來將微波功率傳送到介電質窗160。來自微波產生器15之微波在介電質窗160之正下方建立一電場，其接著造成製程腔室120內之電漿氣體之活化。設置於介電質窗16之內側上之凹形構件27使製程腔室120內部可有效產生電漿。
外部高頻電力供應源37係透過匹配單元38與電力供應柱39而電氣連接到基板支撐器140。高頻電力供應源37產生預定頻率(例如：13.56 MHz)之RF偏壓功率，用來控制被吸引到基板之離子之能量。匹配單元38使RF電力供應源之阻抗匹配負載(例如：製程腔室120)之阻抗。根據本發明實施例，使用藉由外部微波產生器15所提供之微波功率以從製程腔室120中之製程氣體產生電漿，並且外部高頻電力供應源37與外部微波產生器15係分開控制，以使電漿中之離子朝向基板加速。靜電夾盤41設置在基板支撐器140之上表面上，用來透過DC電力供應源46而藉由靜電吸收力來支撐基板。
基板支撐器140用來接收來自高頻電力供應源37之RF偏 壓功率(訊號)，如此基板支撐器140作為有關RF偏壓功率之偏壓元件，以在蝕刻製程期間使離子化氣體加速朝向基板。高頻電力供應源37用來提供RF偏壓功率之脈衝(概略顯示於圖2中)，並且脈衝頻率可以大於1Hz，例如：2Hz、4Hz、6Hz、8Hz、10Hz、20Hz、30Hz、50Hz、或更大。
應當注意熟悉本技藝者將明瞭高頻電力供應源37之功率準位與待處理基板之尺寸有關。舉例來說，在處理期間，300 mm之Si晶圓比200 mm之晶圓需要更大之功率消耗。
電漿處理系統30更包含製程氣體供應構件13。製程氣體供應構件13之放大視圖亦顯示於圖4中。如此圖所顯示，製程氣體供應構件13可以包含基底噴射器61，相較於介電質窗160之底表面63，該基底噴射器61位於介電質窗160內部之反向位置。製程氣體供應構件13更包含基底支撐器64，其延伸通過介電質窗160之厚度部分以支撐基底噴射器61。基底噴射器61之平面圖亦顯示於圖4中。如此圖所顯示，數個供應孔66係設置於位在基板支撐器140對面之平壁面67上。數個供應孔66係徑向設置於平壁面67之中心。
製程氣體供應構件13更包含氣體輸送管68。如圖4中所顯示，氣體輸送管68延伸通過來自同軸波導管24之中心導管25、輻射線槽孔板300、與介電質窗160，以延伸至數個供應孔66。氣體供應系統72連接到氣體進入孔69，該氣體進入孔69形成於中心導管25之上端。氣體供應系統72可以包含開關閥70與流量控制器71(例如：質流控制器)。並且，製程氣體會藉由另外兩個氣體輸送管89(設置於圓柱形側壁18上)而供應到製程腔室120中。藉由兩個或更多之氣體輸送管89而供應到製程腔室120中之製程氣體之元素組成可與藉由氣體輸送管68而供應到製程腔室120中之製程氣體之元素組成相同。根據一些實施例，藉由兩個或更多之氣體輸送管89而供應到製程腔室120中之製程氣體之元素組成會獨立受控制，並且可與藉由氣體輸送管68而供應到製程腔室120中之製程氣體不同。對於一些蝕刻製程，製程腔室壓力會控制 在約10mTorr與約1000mT之間。
圖5描述根據本發明實施例之將遮罩圖案移轉到基板上之SiN膜之方法之流程圖。流程圖500包含在基板上準備一膜堆疊，該膜堆疊包含基板上之SiN膜與SiN膜上之遮罩圖案(步驟502)。在一些實施例中，遮罩圖案可以包含SiO2 、SiON、或其混合，而基板可以包含SiO2 、Si、或其混合。
在步驟504中，從包含HBr氣體、O2 氣體、與含碳氟氣體之製程氣體形成電漿。含碳氟氣體可以包含氟碳氣體、氫氟碳氣體、或其混合。在一範例中，氟碳氣體可以包含CF4 或由CF4 所組成。在一些範例中，氫氟碳氣體可以包含CHF3 、CH2 F2 、或CH3 F、或其混合、或由CHF3 、CH2 F2 、或CH3 F、或其混合所組成。根據一實施例，可以藉由包含輻射線槽孔天線(RLSA)之微波電漿源來激發製程氣體而形成電漿。
在步驟506中，將脈衝式RF偏壓功率施加到基板。根據本發明一實施例，可以透過支撐基板之基板支撐器來將脈衝式RF偏壓功率施加到基板。
在步驟508中，藉由將膜堆疊暴露到電漿來使遮罩圖案移轉到SiN膜。根據一實施例，該移轉之步驟包含在主要蝕刻(ME)步驟中蝕刻通過小於SiN膜之整體厚度，並且之後，在過蝕刻(OE)步驟中蝕刻通過SiN膜之剩餘厚度並終止於基板上。在一範例中，該移轉之步驟包含在ME步驟期間將第一脈衝式RF偏壓功率準位施加到基板，並且在OE步驟期間將第二脈衝式RF偏壓功率準位施加到基板。根據本發明一實施例，該第一脈衝式RF偏壓功率可以大於該第二脈衝式RF偏壓功率。
實驗範例
根據本發明實施例，電漿處理使用包含HBr氣體、O2 氣體、與含碳氟氣體之製程氣體來蝕刻SiN膜。為了評估HBr氣體流量對側向SiN蝕刻之效果、以及脈衝式RF偏壓對SiN蝕刻相對於遮罩圖案之蝕刻之選擇比之效果，準備數個具有圖1A中所描述之膜結構100之測試樣品，並使其經歷根據本發明實施例之電漿蝕刻 製程。使用包含輻射線槽孔天線(RLSA)電漿源之電漿處理系統(概略顯示於圖4中)。
圖6A與6B概略地顯示使用不同HBr流量之SiN圖案蝕刻之效果。表II概述在上述主要蝕刻(ME)步驟(參考圖1A-1B)中實施到測試樣品之電漿蝕刻條件。測試樣品包含SiON遮罩圖案103與SiN膜102，該SiON遮罩圖案103具有37nm之初始厚度，而該SiN膜102位於SiON遮罩圖案103下方。在表II中，電漿處理條件包含100mTorr之製程腔室壓力P、施加到RLSA電漿源之3000W之微波功率(頂部功率)、施加到基板支撐器之150W之RF偏壓功率(底部功率)、10Hz下75%之工作週期、200sccm之Ar氣體流量、50sccm之O2 氣體流量、600、700、與800sccm之HBr氣體流量、以及400秒之蝕刻時間。為了改善從基板支撐器到基板背部之熱傳導、以及改善基板溫度之均勻性，使用15Torr之He氣體壓力作為基板支撐器與基板間之間隔中之熱傳導媒介。
圖6A概略地顯示在遮罩圖案603之移轉後之膜結構600，該遮罩圖案603之移轉係形成SiN蝕刻特徵部605與具有直SiN側壁606之SiN圖案607，同時終止於基板601之表面601a上。電漿蝕刻條件包含表II所顯示之條件以及800sccm之HBr氣體流量。圖6B概略地顯示在遮罩圖案613之移轉後之膜結構610，該遮罩圖案613之移轉係形成SiN蝕刻特徵部615與SiN圖案617，該SiN圖案617具有經側向蝕刻之SiN側壁616以及在遮罩圖案613下方之SiN圖案中之底切608。如圖6B中所描述，SiN圖案617由於經側向蝕刻之側壁616而具有凹形結構。電漿蝕刻條件包 含表II中所顯示之條件以及600sccm之HBr氣體流量。總言之，圖6A與6B概略地顯示將HBr氣體流量從600sccm增加到800sccm，會減少SiN圖案之側向蝕刻以及消除遮罩圖案下方之底切。
圖7A與7B概略地顯示使用不同工作週期之脈衝式RF偏壓功率之SiN圖案蝕刻之效果。表III概述在上述之主要蝕刻(ME)步驟(參考圖1A-1B)中實施於測試樣品之電漿蝕刻條件。測試樣品包含SiON遮罩圖案103與SiN膜102，該SiON遮罩圖案103具有37nm之初始厚度，而該SiN膜102位於SiON遮罩圖案103下方。在表III中，電漿處理條件包含100mTorr之製程腔室壓力P、施加到RLSA電漿源之3000W之微波功率(頂部功率)、施加到基板支撐器之150W之RF偏壓功率(底部功率)、10Hz下75%、90%、與100%之工作週期、200sccm之Ar氣體流量、50sccm之O2 氣體流量、800sccm之HBr氣體流量、以及400秒之蝕刻時間。為了改善從基板支撐器到基板背部之熱傳導、以及改善基板溫度之均勻性，使用15Torr之He氣體壓力作為基板支撐器與基板間之間隔中之熱傳導媒介。
圖7A概略地顯示在遮罩圖案703之移轉後之膜結構700，該遮罩圖案703之移轉係形成SiN蝕刻特徵部705與具有直SiN側壁706之SiN圖案707，同時終止於基板701之表面701a之上。電漿蝕刻條件包含表III中所顯示之條件以及75%之工作週期。蝕刻後遮罩厚度708為27nm。圖7B概略地顯示在遮罩圖案713之移轉後之膜結構710，該遮罩圖案713之移轉係形成SiN蝕刻特徵 部715與具有直SiN側壁716之SiN圖案717。電漿蝕刻條件包含表III中所顯示之條件以及100%之工作週期。蝕刻後遮罩厚度718為9nm。總言之，圖7A與7B概略地顯示100%之工作週期(連續之RF偏壓功率)使遮罩圖案厚度減少至9nm，而75%之工作週期使遮罩圖案厚度減少至27nm。因此，將工作週期從100%減少到75%會增加SiN膜相對於遮罩圖案之蝕刻選擇比。
使用包含HBr氣體、O2 氣體、與含碳氟氣體之蝕刻氣體來達到直側壁SiN外形以及高蝕刻選擇比，該含碳氟氣體包含氟碳氣體、氫氟碳氣體、或其混合。氟碳氣體可以包含CF4 或由CF4 所組成，而氫氟碳氣體可以包含CHF3 、CH2 F2 、或CH3 F、或其混合、或由CHF3 、CH2 F2 、或CH3 F、或其混合所組成。蝕刻氣體可以進一步包含惰性氣體，例如：氬(Ar)或氦(He)。
本發明已說明數個實施例，其提供電漿蝕刻SiN膜(被遮罩圖案所覆蓋)中之特徵部之處理方法。為了說明與描述之目的，已提出本發明實施例之前述說明。其並非意圖為詳盡無遺的或者將本發明限制於所揭露之確切形式中。隨後之說明與申請專利範圍包含僅使用作為說明目的而非解釋為限制性之名詞。舉例來說，在此(包含申請專利範圍中)所使用之名詞「在…之上」並非要求在基板「上」之膜直接在基板上或與基板直接接觸；在膜與基板間可以有第二膜或其他結構。
熟悉相關技藝者可以理解，按照上述之教導，許多修改與變化為可能的。熟悉本技藝者將識別出圖中所顯示之不同構件之各種等效物組合與替換。因此本發明之範疇並非意圖由此詳細說明所限制，而是由其隨附之申請專利範圍所限制。
P0、P1、P2‧‧‧RF偏壓功率
T1、T2、T3、T4‧‧‧時間週期
13‧‧‧製程氣體供應構件
15‧‧‧微波產生器
17‧‧‧底部部分
18‧‧‧側壁
20‧‧‧O形環
24‧‧‧同軸波導管
25‧‧‧中心導管
26‧‧‧周圍導管
27‧‧‧凹形構件
28‧‧‧慢波板
29‧‧‧槽孔
30‧‧‧電漿處理系統
37‧‧‧高頻電力供應源
38‧‧‧匹配單元
39‧‧‧電力供應柱
41‧‧‧靜電夾盤
46‧‧‧DC電力供應源
55‧‧‧控制器
61‧‧‧基底噴射器
63‧‧‧底表面
64‧‧‧基底支撐器
66‧‧‧供應孔
67‧‧‧平壁面
68‧‧‧氣體輸送管
69‧‧‧氣體進入孔
70‧‧‧開關閥
71‧‧‧流量控制器
72‧‧‧氣體供應系統
89‧‧‧氣體輸送管
100‧‧‧膜結構
101‧‧‧基板
101a‧‧‧表面
102‧‧‧SiN膜
102a‧‧‧未蝕刻部分
103‧‧‧遮罩圖案
103a‧‧‧保護層
104‧‧‧遮罩開口
105‧‧‧蝕刻特徵部
106‧‧‧側壁
107‧‧‧圖案
110‧‧‧膜結構
120‧‧‧製程腔室
140‧‧‧基板支撐器
160‧‧‧介電質窗
300‧‧‧輻射線槽孔板
500‧‧‧流程圖
502、504、506、508‧‧‧步驟
600‧‧‧膜結構
601‧‧‧基板
601a‧‧‧表面
603‧‧‧遮罩圖案
605‧‧‧蝕刻特徵部
606‧‧‧側壁
607‧‧‧圖案
608‧‧‧底切
610‧‧‧膜結構
613‧‧‧遮罩圖案
615‧‧‧蝕刻特徵部
616‧‧‧側壁
617‧‧‧圖案
700‧‧‧膜結構
701‧‧‧基板
701a‧‧‧表面
703‧‧‧遮罩圖案
705‧‧‧蝕刻特徵部
706‧‧‧側壁
707‧‧‧圖案
708‧‧‧後蝕刻遮罩厚度
710‧‧‧膜結構
713‧‧‧遮罩圖案
715‧‧‧蝕刻特徵部
716‧‧‧側壁
717‧‧‧圖案
718‧‧‧後蝕刻遮罩厚度
圖1A-1C係顯示根據本發明實施例將遮罩移轉通過基板上之SiN膜；圖2係概略地顯示根據本發明實施例之電漿蝕刻期間施加到基板之RF偏壓功率之脈衝； 圖3A與3B係概略地顯示根據本發明實施例之在電漿蝕刻期間將RF偏壓功率之脈衝施加到基板之效果；圖4係根據本發明一實施例之用於SiN圖案蝕刻之電漿處理系統之概略圖示，該電漿處理系統包含輻射線槽孔天線(RLSA)電漿源；圖5描述根據本發明實施例之將遮罩圖案移轉通過基板上之SiN膜之方法之流程圖；圖6A與6B係概略地顯示使用不同HBr流量之SiN圖案蝕刻之效果；及圖7A與7B係概略地顯示使用不同工作週期之脈衝式RF偏壓功率之SiN圖案蝕刻之效果。
500‧‧‧流程圖
502、504、506、508‧‧‧步驟

Claims (19)

  1. 一種處理基板之方法，包含：在基板上準備一膜堆疊，該膜堆疊包含該基板上之氮化矽(SiN)膜與該SiN膜上之遮罩圖案；從包含HBr氣體、O2 氣體、與含碳氟氣體之製程氣體形成電漿；將脈衝式RF偏壓功率施加到該基板；以及藉由將該膜堆疊暴露到該電漿來使該遮罩圖案移轉到該SiN膜，其中該移轉之步驟包含：在主要蝕刻(ME)步驟中蝕刻通過少於該SiN膜之整體厚度，其中在該ME步驟期間將第一脈衝式RF偏壓功率施加到該基板；及之後，在過蝕刻(OE)步驟中蝕刻通過該SiN膜之剩餘厚度，並終止於該基板之上，其中在該OE步驟期間將第二脈衝式RF偏壓功率施加到該基板，該第一脈衝式RF偏壓功率大於該第二脈衝式RF偏壓功率，且其中該移轉之步驟於RF偏壓功率不被施加至該基板時於該遮罩圖案上形成了一保護層，該保護層於RF偏壓功率被施加至該基板時保護了該遮罩圖案、並增加了該SiN膜相對於該遮罩圖案之蝕刻選擇比。
  2. 如申請專利範圍第1項之處理基板之方法，其中該含碳氟氣體係挑選自氟碳氣體、氫氟碳氣體、或其混合。
  3. 如申請專利範圍第2項之處理基板之方法，其中該氟碳氣體包含CF4 或由CF4 所組成。
  4. 如申請專利範圍第2項之處理基板之方法，其中該氫氟碳氣體包含CHF3 、CH2 F2 、CH3 F或其混合、或由CHF3 、CH3 F2 、CH3 F或其混合所組成。
  5. 如申請專利範圍第1項之處理基板之方法，其中該第一脈衝式RF偏壓功率之工作週期大於該第二脈衝式RF偏壓功率之工作週期。
  6. 如申請專利範圍第1項之處理基板之方法，其中形成該電漿之步驟包含藉由微波電漿源來激發該製程氣體，該微波電漿源包含輻射線槽孔天線(RLSA)。
  7. 如申請專利範圍第1項之處理基板之方法，其中該遮罩圖案包含SiON膜、SiO2 膜、或其混合。
  8. 如申請專利範圍第1項之處理基板之方法，其中該基板包含Si膜、SiO2 膜、或其混合。
  9. 一種處理基板之方法，包含：在基板上準備一膜堆疊，該膜堆疊包含該基板上之氮化矽(SiN)膜與該SiN膜上之遮罩圖案；從包含HBr氣體、O2 氣體、與含碳氟氣體之製程氣體形成電漿；以及藉由將該膜堆疊暴露到該電漿來使該遮罩圖案移轉到該SiN膜，該移轉之步驟包含：藉由在主要蝕刻(ME)步驟期間將第一脈衝式RF偏壓功率施加到該基板，以在該ME步驟中蝕刻通過少於該SiN膜之整體厚度；以及之後，藉由施加第二脈衝式RF偏壓功率以在過蝕刻(OE)步驟中蝕刻通過該SiN膜之剩餘厚度，並終止於該基板之上，該第二脈衝式RF偏壓功率比在該ME製程期間施加到該基板之該第一脈衝式RF偏壓功率更低。
  10. 如申請專利範圍第9項之處理基板之方法，其中使該遮罩圖案 轉移之步驟於RF偏壓功率不被施加至該基板時於該遮罩圖案上形成了一保護層，該保護層於RF偏壓功率被施加至該基板時保護了該遮罩圖案、且增加了該SiN膜相對於該遮罩圖案之蝕刻選擇比。
  11. 如申請專利範圍第9項之處理基板之方法，其中該含碳氟氣體係挑選自氟碳氣體、氫氟碳氣體、或其混合。
  12. 如申請專利範圍第11項之處理基板之方法，其中該氟碳氣體包含CF4 或由CF4 所組成。
  13. 如申請專利範圍第12項之處理基板之方法，其中該氫氟碳氣體包含CHF3 、CH2 F2 、CH3 F或其混合、或由CHF3 、CH2 F2 、CH3 F或其混合所組成。
  14. 如申請專利範圍第9項之處理基板之方法，其中形成該電漿之步驟包含藉由微波電漿源來激發該製程氣體，該微波電漿源包含輻射線槽孔天線(RLSA)。
  15. 如申請專利範圍第9項之處理基板之方法，其中該第一脈衝式RF偏壓功率之工作週期大於該第二脈衝式RF偏壓功率之工作週期。
  16. 如申請專利範圍第9項之處理基板之方法，其中該遮罩圖案包含SiON膜、SiO2 膜、或其混合，而該基板包含Si膜、SiO2 膜、或其混合。
  17. 一種處理基板之方法，包含：在基板上準備一膜堆疊，該膜堆疊包含該基板上之氮化矽(SiN)膜與該SiN膜上之遮罩圖案，該基板包含Si膜、SiO2 膜、或 其混合，而該遮罩圖案包含SiON膜、SiO2 膜、或其混合；藉由包含輻射線槽孔天線(RLSA)之微波電漿源來激發包含HBr氣體、O2 氣體、與CF4 氣體之製程氣體，以從該製程氣體形成電漿；以及藉由將該膜堆疊暴露到該電漿，來使該遮罩圖案移轉到該SiN膜，該移轉之步驟包含：藉由在主要蝕刻(ME)步驟期間將第一脈衝式RF偏壓功率施加到該基板，以在該ME步驟中蝕刻通過少於該SiN膜之整體厚度；以及之後，藉由在過蝕刻(OE)步驟期間將低於該第一脈衝式RF偏壓功率之第二脈衝式RF偏壓功率施加到該基板，以在該OE步驟中蝕刻通過該SiN膜之剩餘厚度，並終止於該基板之上。
  18. 如申請專利範圍第17項之處理基板之方法，其中該第一脈衝式RF偏壓功率之工作週期大於該第二脈衝式RF偏壓功率之工作週期。
  19. 如申請專利範圍第17項之處理基板之方法，其中使該遮罩圖案轉移之步驟於RF偏壓功率不被施加至該基板時於該遮罩圖案上形成了一保護層，該保護層於RF偏壓功率被施加至該基板時保護了該遮罩圖案、且增加了該SiN膜相對於該遮罩圖案之蝕刻選擇比。
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9059116B2 (en) * 2007-11-29 2015-06-16 Lam Research Corporation Etch with pulsed bias
JP5845754B2 (ja) * 2010-09-15 2016-01-20 東京エレクトロン株式会社 プラズマエッチング処理方法
JP6001940B2 (ja) * 2012-07-11 2016-10-05 東京エレクトロン株式会社 パターン形成方法及び基板処理システム
JP6140412B2 (ja) * 2012-09-21 2017-05-31 東京エレクトロン株式会社 ガス供給方法及びプラズマ処理装置
US20160225652A1 (en) 2015-02-03 2016-08-04 Applied Materials, Inc. Low temperature chuck for plasma processing systems
US9761459B2 (en) * 2015-08-05 2017-09-12 Lam Research Corporation Systems and methods for reverse pulsing
US20170053793A1 (en) 2015-08-17 2017-02-23 Tokyo Electron Limited Method and system for sculpting spacer sidewall mask
TWI797088B (zh) * 2016-09-19 2023-04-01 日商東京威力科創股份有限公司 在原位硬遮罩移除方法
US10555412B2 (en) 2018-05-10 2020-02-04 Applied Materials, Inc. Method of controlling ion energy distribution using a pulse generator with a current-return output stage
US11476145B2 (en) 2018-11-20 2022-10-18 Applied Materials, Inc. Automatic ESC bias compensation when using pulsed DC bias
JP7451540B2 (ja) 2019-01-22 2024-03-18 アプライド マテリアルズ インコーポレイテッド パルス状電圧波形を制御するためのフィードバックループ
US11508554B2 (en) 2019-01-24 2022-11-22 Applied Materials, Inc. High voltage filter assembly
JPWO2020100339A1 (ja) * 2019-06-26 2021-02-15 株式会社日立ハイテク プラズマ処理方法
CN110456451B (zh) * 2019-08-14 2020-09-04 中国科学院微电子研究所 一种区域厚膜氮化硅的制备方法
US11848176B2 (en) 2020-07-31 2023-12-19 Applied Materials, Inc. Plasma processing using pulsed-voltage and radio-frequency power
US11901157B2 (en) 2020-11-16 2024-02-13 Applied Materials, Inc. Apparatus and methods for controlling ion energy distribution
US11798790B2 (en) 2020-11-16 2023-10-24 Applied Materials, Inc. Apparatus and methods for controlling ion energy distribution
US11495470B1 (en) 2021-04-16 2022-11-08 Applied Materials, Inc. Method of enhancing etching selectivity using a pulsed plasma
US11791138B2 (en) 2021-05-12 2023-10-17 Applied Materials, Inc. Automatic electrostatic chuck bias compensation during plasma processing
US11948780B2 (en) 2021-05-12 2024-04-02 Applied Materials, Inc. Automatic electrostatic chuck bias compensation during plasma processing
US11967483B2 (en) 2021-06-02 2024-04-23 Applied Materials, Inc. Plasma excitation with ion energy control
US11984306B2 (en) 2021-06-09 2024-05-14 Applied Materials, Inc. Plasma chamber and chamber component cleaning methods
US11810760B2 (en) 2021-06-16 2023-11-07 Applied Materials, Inc. Apparatus and method of ion current compensation
US11569066B2 (en) 2021-06-23 2023-01-31 Applied Materials, Inc. Pulsed voltage source for plasma processing applications
US11776788B2 (en) 2021-06-28 2023-10-03 Applied Materials, Inc. Pulsed voltage boost for substrate processing
US11476090B1 (en) 2021-08-24 2022-10-18 Applied Materials, Inc. Voltage pulse time-domain multiplexing
US11694876B2 (en) 2021-12-08 2023-07-04 Applied Materials, Inc. Apparatus and method for delivering a plurality of waveform signals during plasma processing
US11972924B2 (en) 2022-06-08 2024-04-30 Applied Materials, Inc. Pulsed voltage source for plasma processing applications

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040005784A1 (en) * 2002-07-02 2004-01-08 Taiwan Semiconductor Manufacturing Co., Ltd., Method for reducing a low volatility byproduct from a wafer surface following an etching process
EP1906439A2 (en) * 2006-09-28 2008-04-02 Tokyo Electron Limited (TEL) Etching method and semiconductor device fabrication method
US20090000942A1 (en) * 2007-06-26 2009-01-01 Samsung Electronics Co.,Ltd. Pulse plasma matching systems and methods including impedance matching compensation
TW201041034A (en) * 2008-12-26 2010-11-16 Tokyo Electron Ltd Substrate processing method and storage medium

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6001690A (en) * 1998-02-13 1999-12-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming flash EPROM by using iso+aniso silicon nitride spacer etching technology
US20040025791A1 (en) 2002-08-09 2004-02-12 Applied Materials, Inc. Etch chamber with dual frequency biasing sources and a single frequency plasma generating source
US7250631B2 (en) * 2003-10-14 2007-07-31 Nichia Corporation Semiconductor laser having protruding portion
US7344965B2 (en) 2003-12-10 2008-03-18 International Business Machines Corporation Method of etching dual pre-doped polysilicon gate stacks using carbon-containing gaseous additions
KR101202636B1 (ko) 2004-02-09 2012-11-19 고에키자이단호진 고쿠사이카가쿠 신고우자이단 반도체 장치의 제조 방법 및 절연막의 에칭 방법
WO2008026531A1 (fr) 2006-08-28 2008-03-06 National University Corporation Nagoya University Procédé de traitement d'oxydation par plasma
JP5252613B2 (ja) 2006-12-25 2013-07-31 国立大学法人東北大学 イオン注入装置およびイオン注入方法
KR100838394B1 (ko) 2007-01-03 2008-06-13 주식회사 하이닉스반도체 하드마스크층을 이용한 반도체소자의 식각 방법
US7718538B2 (en) 2007-02-21 2010-05-18 Applied Materials, Inc. Pulsed-plasma system with pulsed sample bias for etching semiconductor substrates
JP5138261B2 (ja) 2007-03-30 2013-02-06 東京エレクトロン株式会社 シリコン酸化膜の形成方法、プラズマ処理装置および記憶媒体
US7858270B2 (en) 2007-05-21 2010-12-28 Tokyo Electron Limited Method for etching using a multi-layer mask
US7967995B2 (en) 2008-03-31 2011-06-28 Tokyo Electron Limited Multi-layer/multi-input/multi-output (MLMIMO) models and method for using
JP2010118549A (ja) 2008-11-13 2010-05-27 Tokyo Electron Ltd プラズマエッチング方法及びプラズマエッチング装置
US8809196B2 (en) 2009-01-14 2014-08-19 Tokyo Electron Limited Method of etching a thin film using pressure modulation
TW201108324A (en) 2009-03-24 2011-03-01 Tokyo Electron Ltd A method for processing a substrate
KR101286242B1 (ko) * 2009-12-14 2013-07-15 삼성전자주식회사 반도체 소자 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040005784A1 (en) * 2002-07-02 2004-01-08 Taiwan Semiconductor Manufacturing Co., Ltd., Method for reducing a low volatility byproduct from a wafer surface following an etching process
EP1906439A2 (en) * 2006-09-28 2008-04-02 Tokyo Electron Limited (TEL) Etching method and semiconductor device fabrication method
US20090000942A1 (en) * 2007-06-26 2009-01-01 Samsung Electronics Co.,Ltd. Pulse plasma matching systems and methods including impedance matching compensation
TW201041034A (en) * 2008-12-26 2010-11-16 Tokyo Electron Ltd Substrate processing method and storage medium

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