TWI512422B - 具製程、電壓、溫度及漏電流補償之輸出緩衝器及其漏電流補償電路 - Google Patents
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Description
本發明是關於一種輸出緩衝器，特別是關於一種具製程、電壓、溫度及漏電流補償之輸出緩衝器。
隨著半導體製程的演進，為了減少功率的消耗，積體電路所使用的供給電壓越來越低，當不同製程之晶片整合於同一印刷電路板上時，由於不同製程之晶片的供給電壓有所差異，使不同晶片中的各個元件所能承受之電壓並不相同，而存在晶片間無法互相傳遞資料的問題，因此，相異製程的晶片之間必須使用一晶片外部的輸出入緩衝器以進行溝通。
此外，半導體製程的演進亦使積體電路之尺寸越趨微小，造成不同製程之晶片整合時，將面臨可靠度(reliability)、熱載子劣化(hot-carrier degradation)以及漏電流(leakage current)等許多問題的產生。其中，由於積體電路之尺寸的縮小，使其閘極端氧化層的薄化，而造成了電子的穿隧效應，電子的穿隧效應使得部分電子會穿過閘極端之氧化層而導致漏電流的產生，使得傳統之輸出入緩衝器出現了電壓飄移、閘極氧化層過壓、功率消耗增加的問題，而無法適用於先進製程。
本發明的主要目的在於藉由漏電流補償電路對輸出緩衝器進行漏電流的補償，以避免輸出緩衝器產生電壓飄移、閘極氧化層過壓以及功率消耗增加的問題，而使輸出緩衝器可適用於先進製程之晶片整合。
一種具製程、電壓、溫度及漏電流補償之輸出緩衝器包含一製程電壓溫度感測器、一判定器、一輸出緩衝器及一漏電流補償電路，該製程電壓溫度感測器用以偵測一PMOS門檻電壓訊號、一PMOS門檻電壓式製程和溫度訊號及一NMOS門檻電壓訊號，該判定器接收該PMOS門檻電壓訊號、該PMOS門檻電壓式製程和溫度訊號及該NMOS門檻電壓訊號，該判定器將該PMOS門檻電壓訊號、該PMOS門檻電壓式製程和溫度訊號及該NMOS門檻電壓訊號分別與複數個參考訊號比較後輸出複數個比較訊號，且該些比較訊號經由一數位邏輯電路編碼為一P型數位訊號及一N型數位訊號，該輸出緩衝器具有一前置驅動電路、一電壓產生電路、一第一VDDIO偵測電路及一輸出級，該前置驅動電路接收該P型數位訊號及該N型數位訊號，且該前置驅動電路輸出複數個P型前置驅動訊號及複數個N型控制訊號，該電壓產生電路接收該些P型前置驅動訊號，且該電壓產生器輸出複數個P型控制訊號，該輸出級接收該些P型控制訊號及該些N型控制訊號，其中該輸出級具有一P型輸出電晶體，該P型輸出電晶體及該電壓產生電路接收該第一VDDIO偵測電路輸出之一偵測電壓，該漏電流補償電路電性連接於該輸出級之該P型輸出電晶體，該漏電流補償電路具有一漏電流偵測器及一壓控電流源，該漏電流偵測器接收該偵測電壓，且該漏電流偵測器比較該偵測電壓與一參考偵測電壓之大小並輸出一比較電壓訊號至該壓控電流源，該壓控電流源根據該比較電壓訊號提供一補償電流至該P型輸出電晶體。
本發明藉由該漏電流補償電路於該偵測電壓發生飄移時進行漏電流的補償，可有效改善該偵測電壓飄移的問題，以避免該P型輸出電晶體之閘極端氧化層過壓的問題發生，並提升該輸出緩衝器之電壓迴轉率。
請參閱第1圖，一種具製程、電壓、溫度及漏電流補償之輸出緩衝器100包含一製程電壓溫度感測器200、一判定器300、一輸出緩衝器400及一漏電流補償電路500。
請參閱第1圖，該製程電壓溫度感測器200具有一PMOS門檻電壓偵測器210、一PMOS門檻電壓式製程和溫度偵測器220及一NMOS門檻電壓偵測器230，該PMOS門檻電壓偵測器210用以偵測一PMOS門檻電壓訊號pout，該PMOS門檻電壓式製程和溫度偵測器220用以偵測一PMOS門檻電壓式製程和溫度訊號VTout，該NMOS門檻電壓偵測器230用以偵測一NMOS門檻電壓訊號nout，請參閱第6圖，為該PMOS門檻電壓偵測器210的電路圖，該PMOS門檻電壓偵測器210具有一反相器211及4個P型電晶體212、213、214、215，其工作原理在於當輸入之一第一重置訊號rst1為高電位時，該P型電晶體212及214導通，使該P型電晶體212及該P型電晶體213之間的一第一節點N1及該PMOS門檻電壓訊號pout會被充電至高電位，接著，該第一重置訊號rst1由高電位轉為低電位時，該反相器211輸出高電位而關閉該P型電晶體212及214，且該P型電晶體213及215亦因閘-源極電壓小於門檻電壓(threshold voltage)而關閉，因此，該第一節點N1的電位放電至 ，而該PMOS門檻電壓訊號pout則放電至 ，其中 為P型電晶體的門檻電壓。
請參閱第7圖，為該PMOS門檻電壓式製程和溫度偵測器220，其與該PMOS門檻電壓偵測器210的電路相似，具有一反相器221及4個P型電晶體222、223、224、225，該PMOS門檻電壓式製程和溫度偵測器220與該PMOS門檻電壓偵測器210工作原理相同，其差異之處在於該PMOS門檻電壓式製程和溫度偵測器220的各該P型電晶體223及225的基極是連接電源，而該PMOS門檻電壓偵測器210的各該P型電晶體213及215是連接各個源極，因此，相同地，當該第一重置訊號rst1由高電位轉為低電位時，該PMOS門檻電壓式製程和溫度訊號VTout放電至 。
請參閱第8圖，為該NMOS門檻電壓偵測器230的電路圖，該NMOS門檻電壓偵測器230具有2個反相器231、232及4個N型電晶體233、234、235、236，其工作原理是當該第一重置訊號rst1為高電位時，該N型電晶體233及該N型電晶體234之間的一第二節點N2及該NMOS門檻電壓訊號nout被放電至低電位，接著，該第一重置訊號rst1由高電位轉為低電位時，該反相器231輸出高電位而導通該N型電晶體233，而該反相器232輸出低電位而關閉該N型電晶體234及236，使該第二節點N2充電至 ，並導通該N型電晶體235，使該NMOS門檻電壓訊號nout充電至 ，其中 為N型電晶體之門檻電壓。
請參閱第1圖，該判定器300具有一偏壓產生器310、一第一比較器320、一第二比較器330、一第三比較器340及一數位邏輯電路350，該偏壓產生器310用以提供一第一參考訊號VREFP1
、一第二參考訊號VREFP2
及一第三參考訊號VREFN
，該第一比較器320接收該第一參考訊號VREFP1
及該PMOS門檻電壓訊號pout，且該第一比較器320輸出一第一比較訊號VP1
，該第二比較器330接收該第二參考訊號VREFP2
及該PMOS門檻電壓式製程和溫度訊號VTout，且該第二比較器330輸出一第二比較訊號VP2
，該第三比較器340接收該第三參考訊號VREFN
及該NMOS門檻電壓訊號nout，且該第三比較器340輸出一第三比較訊號VN
，該數位邏輯電路350接收該第一比較訊號VP1
、該第二比較訊號VP2
、該第三比較訊號VN
、該第一重置訊號rst1及一計數訊號clock，由上述之該製程電壓溫度感測器200的電路作動可以得知，當該第一重置訊號rst1由高電位轉為低電位時，該PMOS門檻電壓訊號pout、該PMOS門檻電壓式製程和溫度訊號VTout及NMOS門檻電壓訊號nout會分別達到 或 ，因此，將該第一參考訊號VREFP1
及該第二參考訊號VREFP2
設為 ，並將該第三參考訊號VREFN
設為 大小，便可透過該第一比較器320、該第二比較器330及該第三比較器340的比較得到該PMOS門檻電壓訊號pout、該PMOS門檻電壓式製程和溫度訊號VTout及NMOS門檻電壓訊號nout達到 或 的時間點，而該數位邏輯電路350再透過一計數器(圖未繪出)計數該計數訊號clock得到該PMOS門檻電壓訊號pout、該PMOS門檻電壓式製程和溫度訊號VTout及NMOS門檻電壓訊號nout達到 或 的時間，即可判斷該P型電晶體及該N型電晶體所位在的PVT角落，該數位邏輯電路350將該第一比較訊號VP1
、該第二比較訊號VP2
及該第三比較訊號VN
編碼為一P型數位訊號Pcode
及一N型數位訊號Ncode
以進行後端電路的控制。
請參閱第2圖，該輸出緩衝器400具有一前置驅動電路410、一電壓產生電路420、一第一VDDIO偵測電路430及一輸出級440，該前置驅動電路410接收一傳輸訊號DOUT、該P型數位訊號Pcode
及該N型數位訊號Ncode
，並加以編碼以輸出複數個P型前置驅動訊號PDOUTa、PDOUTb、PDOUTc及複數個N型控制訊號Vg4a
、Vg4b
、Vg4c
。
請參閱第2及5圖，該電壓產生電路420接收該些P型前置驅動訊號PDOUTa、PDOUTb、PDOUTc及該第一VDDIO偵測電路430輸出的一偵測電壓Vg2
，且該電壓產生器420輸出複數個P型控制訊號Vg1a
、Vg1b
、Vg1c
，該輸出級440具有一P型輸出電晶體441、一N型輸出電晶體442、複數個P型補償電晶體443及複數個N型補償電晶體444，各該P型補償電晶體443接收各該P型控制訊號以提供一補償電壓至該P型輸出電晶體441，各該N型補償電晶體444接收各該N型控制訊號以提供一補償電壓至該N型輸出電晶體442，以提升該輸出緩衝器400的電壓迴轉率(slew rate)。
請參閱第5圖，在本實施例中，該電壓產生電路420具有3組相同之第5圖的電壓準位轉換器421，各該P型前置驅動訊號PDOUTa、PDOUTb、PDOUTc由各個電壓準位轉換器421接收，並由各個電壓準位轉換器421輸出各該P型控制訊號Vg1a
、Vg1b
、Vg1c
，由於3個電壓準位轉換器421的電路作動相同且各為獨立作動之電路，因此第5圖僅以一個電壓準位轉換器421為例，其中各該P型前置驅動訊號PDOUTa、PDOUTb、PDOUTc表示為PDOUTx(x=a,b,c)，各該P型控制訊號Vg1a
、Vg1b
、Vg1c
表示為Vg1x
(x=a,b,c)，在本實施利中，當一外部電壓VDDIO為1.8 V時，該電壓準位轉換器421將PDOUTx(0 V~1 V)轉換為Vg1x
(1 V~1.8 V)，以導通或截止各該P型補償電晶體443，使該些P型補償電晶體443在對該P型輸出電晶體441補償的同時亦可避免各該P型補償電晶體443發生閘極氧化層過壓的問題。
請參閱第4圖，該第一VDDIO偵測電路430具有一第二分壓電路431、一判斷電路432、一第二輸出電路433、一疊接反相器電路434一第三分壓電路435，該第二分壓電路431接收該外部電壓VDDIO，且該第二分壓電路431提供一偏壓至該判斷電路432及第二輸出電路433，該判斷電路432接收該外部電壓VDDIO，該判斷電路432用以判別該外部電壓VDDIO之電位，以選擇性地導通或截止該第二輸出電路433的一第二輸出電晶體433b，使該第二輸出電晶體433b輸出的一輸出電壓經由該疊接反相器電路434輸出至該P型輸出電晶體441，該第三分壓電路435用以偏壓該疊接反相器電路434，其中當該外部電壓VDDIO之電壓為1.8 V時，該判斷電路432的一P型電晶體432b、一N型電晶體432c及一N型電晶體432d導通，因此，該第二輸出電路433的該第二輸出電晶體433b導通，使得一第三節點N3放電至低電位，此時，該第三節點N3的電位經由該疊接反相器電路434的換相及該第三分壓電路435的箝制後，使該疊接反相器電路434輸出之該偵測電壓Vg2
為0.6 V，請參閱第2圖，該偵測電壓Vg2
用以偏壓該P型輸出電晶體441，以避免該P型輸出電晶體441發生閘極氧化層過壓的問題。請參閱第4圖，而當該外部電壓VDDIO之電壓為1.2/1.0 V時，該P型電晶體432b及該第二輸出電晶體433b截止，一P型電晶體432a及該第二輸出電路433的一第三負載電晶體433a導通，使得該第三節點N3充電至高電位，此時，該第三節點N3的電位經由該疊接反相器電路434的換相後，該疊接反相器電路434輸出該偵測電壓Vg2
為0 V。藉由該第一VDDIO偵測電路430使該輸出緩衝器400能在不同之該外部電壓VDDIO的電位下都能傳遞訊號，且可避免因為該外部電壓VDDIO與電源VDD的電位差異所造成的閘極端氧化層過壓。
請參閱第2圖，雖然該第一VDDIO偵測電路430可提供該偵測電壓Vg2
至該輸出級440之該P型輸出電晶體441，以偏壓該P型輸出電晶體441而可避免該P型輸出電晶體441的閘極端氧化層過壓，但由於先進製程中，電晶體之閘極端的厚度越來越薄，因此，該P型輸出電晶體441會有產生一漏電流Ileakage
的情形發生，這會導致用來偏壓該P型輸出電晶體441之該偵測電壓Vg2
的電壓下降，造成該P型輸出電晶體441的閘極端氧化層過壓而燒毀，雖然採用厚閘極氧化層之製程可改善此問題，但也增加了整體電路的製作成本。
請參閱第1、2及3圖，該漏電流補償電路500電性連接於該輸出級440之該P型輸出電晶體441，該漏電流補償電路500具有一漏電流偵測器510及一壓控電流源520，該漏電流偵測器510接收該偵測電壓Vg2
，且該漏電流偵測器510比較該偵測電壓Vg2
與一參考偵測電壓Vg2REF
之大小並輸出一比較電壓訊號Vcomp
至該壓控電流源520，由於該參考偵測電壓Vg2REF
不會受到該P型輸出電晶體441之該漏電流Ileakage
的影響，而可在該偵測電壓Vg2
飄移時輸出該比較電壓訊號Vcomp
，且該壓控電流源520根據該比較電壓訊號Vcomp
提供一補償電流Icomp至該P型輸出電晶體441，以改善該偵測電壓Vg2
飄移的問題。
請參閱第2及3圖，在本實施例中，該漏電流偵測器510具有一比較電路511、一第二VDDIO偵測電路512、一第一分壓電路513、一第一輸出電路514及一重置電晶體515，該第一分壓電路513用以提供一偏壓至該比較電路511及該第一輸出電路514，該第二VDDIO偵測電路512用以提供該參考偵測電壓Vg2REF
，其中該第二VDDIO偵測電路512的電路結構與該第一VDDIO偵測電路430相同，因此，在與該第一VDDIO偵測電路430相同的該外部電壓VDDIO下，該第二VDDIO偵測電路512可提供相同電位大小之該參考偵測電壓Vg2REF
，而由於該第二VDDIO偵測電路512並無電性連接至該輸出級440之該P型輸出電晶體441，因此，該第二VDDIO偵測電路512輸出之該參考偵測電壓Vg2REF
並不會受到該P型輸出電晶體441之該漏電流Ileakage
的影響，而可作為比較之基準。
請參閱第3圖，該比較電路511接收該偵測電壓Vg2
及該參考偵測電壓Vg2REF
並輸出一比較電位Vo，當該偵測電壓Vg2
大於該參考偵測電壓Vg2REF
時，該比較電位Vo為高電位，當該偵測電壓Vg2
小於該參考偵測電壓Vg2REF
時，該比較電位Vo為低電位，在本實施例中，該比較電路511具有一第一負載電晶體511a、一P型差動對511b及一電流鏡511c，該第一負載電晶體511a接收該第一分壓電路513之該偏壓，該P型差動對511b電性連接該第一負載電晶體511a，該電流鏡511c電性連接該P型差動對511b，其中該P型差動對511b接收該偵測電壓Vg2
及該參考偵測電壓Vg2REF
並提供該比較電位Vo。
請參閱第3圖，該第一輸出電路514用以輸出該比較電壓訊號Vcomp
，在本實施例中，該第一輸出電路514具有一第二負載電晶體514a及一第一輸出電晶體514b，該第一輸出電晶體514b接收該第一分壓電路513之該偏壓，該第一輸出電晶體514b接收該比較電位Vo，當該比較電位Vo為高電位時，該第一輸出電晶體514b導通，使該比較電壓訊號Vcomp
降至低電位，當該比較電位Vo為低電位時，該第一輸出電晶體514b截止，使該比較電壓訊號Vcomp
升至高電位。而該重置電晶體515電性連接該第一輸出電晶體514b，且該重置電晶體515接收一第二重置訊號rst2以重置該比較電壓訊號Vcomp
的電位。
請參閱第3圖，該壓控電流源520具有一第一電流鏡521及一第二電流鏡522，該第一電流鏡521及該第二電流鏡522為互相疊接，該第一電流鏡521接收該比較電壓訊號Vcomp
，該第二電流鏡522電性連接該P型輸出電晶體441，該第二電流鏡522用以提供該補償電流Icomp至該P型輸出電晶體441。
請參閱第3圖，該漏電流補償電路500的電路作動為當該偵測電壓Vg2
小於該參考偵測電壓Vg2REF
(也就是該第一VDDIO偵測電路430輸出之該偵測電壓Vg2
受到該漏電流Ileakage
影響而下降時)，該比較電位Vo放電至低電位，因此，該第一輸出電路514之該第一輸出電晶體514b截止，使該比較電壓訊號Vcomp
充電至高電位而導通該第一電流鏡521，使得該補償電流Icomp可受到該比較電壓訊號Vcomp
的大小控制並流經該第一電流鏡521及該第二電流鏡522，而對該輸出緩衝器400進行漏電流之補償，以改善該偵測電壓Vg2
飄移的問題。
本發明藉由該漏電流補償電路500於該偵測電壓Vg2
發生飄移時進行漏電流的補償，可有效改善該偵測電壓Vg2
飄移的問題，以避免該P型輸出電晶體441之閘極端氧化層過壓的問題發生並提升該輸出緩衝器400之電壓迴轉率。
本發明之保護範圍當視後附之申請專利範圍所界定者為準，任何熟知此項技藝者，在不脫離本發明之精神和範圍內所作之任何變化與修改，均屬於本發明之保護範圍。
100‧‧‧具製程、電壓、溫度及漏電流補償之輸出緩衝器
200‧‧‧製程電壓溫度感測器
210‧‧‧PMOS門檻電壓偵測器
211‧‧‧反相器
212‧‧‧P型電晶體
213‧‧‧P型電晶體
214‧‧‧P型電晶體
215‧‧‧P型電晶體
220‧‧‧PMOS門檻電壓式製程和溫度偵測器
221‧‧‧反相器
222‧‧‧P型電晶體
223‧‧‧P型電晶體
224‧‧‧P型電晶體
225‧‧‧P型電晶體
230‧‧‧NMOS門檻電壓偵測器
231‧‧‧反相器
232‧‧‧反相器
233‧‧‧N型電晶體
234‧‧‧N型電晶體
235‧‧‧N型電晶體
236‧‧‧N型電晶體
300‧‧‧判定器
310‧‧‧偏壓產生器
320‧‧‧第一比較器
330‧‧‧第二比較器
340‧‧‧第三比較器
350‧‧‧數位邏輯電路
400‧‧‧輸出緩衝器
410‧‧‧前置驅動電路
420‧‧‧電壓產生電路
421‧‧‧電壓準位轉換器
430‧‧‧第一VDDIO偵測電路
431‧‧‧第二分壓電路
432‧‧‧判斷電路
432a‧‧‧P型電晶體
432b‧‧‧P型電晶體
432c‧‧‧N型電晶體
432d‧‧‧N型電晶體
432e‧‧‧N型電晶體
433‧‧‧第二輸出電路
433a‧‧‧第三負載電晶體
433b‧‧‧第二輸出電晶體
434‧‧‧疊接反相器電路
435‧‧‧第三分壓電路
440‧‧‧輸出級
441‧‧‧P型輸出電晶體
442‧‧‧N型輸出電晶體
443‧‧‧P型補償電晶體
444‧‧‧N型補償電晶體
500‧‧‧漏電流補償電路
510‧‧‧漏電流偵測器
511‧‧‧比較電路
511a‧‧‧第一負載電晶體
511b‧‧‧P型差動對
511c‧‧‧電流鏡
512‧‧‧第二VDDIO偵測電路
513‧‧‧第一分壓電路
514‧‧‧第一輸出電路
514a‧‧‧第二負載電晶體
514b‧‧‧第一輸出電晶體
515‧‧‧重置電晶體
520‧‧‧壓控電流源
521‧‧‧第一電流鏡
522‧‧‧第二電流鏡
DOUT‧‧‧傳輸訊號
pout‧‧‧PMOS門檻電壓訊號
VTout‧‧‧PMOS門檻電壓式製程和溫度訊號
PAD‧‧‧輸出銲墊
nout‧‧‧NMOS門檻電壓訊號
rst1‧‧‧第一重置訊號
rst2‧‧‧第二重置訊號
VREFP1‧‧‧第一參考訊號
VREFP2‧‧‧第二參考訊號
VREFN‧‧‧第三參考訊號
VP1‧‧‧第一比較訊號
VP2‧‧‧第二比較訊號
VN‧‧‧第三比較訊號
clock‧‧‧計數訊號
Pcode‧‧‧P型數位訊號
Ncode‧‧‧N型數位訊號
PDOUTa‧‧‧P型前置驅動訊號
PDOUTb‧‧‧P型前置驅動訊號
PDOUTc‧‧‧P型前置驅動訊號
Vg4a‧‧‧N型控制訊號
Vg4b‧‧‧N型控制訊號
Vg4c‧‧‧N型控制訊號
Vg1a‧‧‧P型控制訊號
Vg1b‧‧‧P型控制訊號
Vg1c‧‧‧P型控制訊號
Vg2‧‧‧偵測電壓
Vg2REF‧‧‧參考偵測電壓
Ileakage‧‧‧漏電流
Vcomp‧‧‧比較電壓訊號
Icomp‧‧‧補償電流
Vo‧‧‧比較電位
VDDIO‧‧‧外部電壓
200‧‧‧製程電壓溫度感測器
210‧‧‧PMOS門檻電壓偵測器
211‧‧‧反相器
212‧‧‧P型電晶體
213‧‧‧P型電晶體
214‧‧‧P型電晶體
215‧‧‧P型電晶體
220‧‧‧PMOS門檻電壓式製程和溫度偵測器
221‧‧‧反相器
222‧‧‧P型電晶體
223‧‧‧P型電晶體
224‧‧‧P型電晶體
225‧‧‧P型電晶體
230‧‧‧NMOS門檻電壓偵測器
231‧‧‧反相器
232‧‧‧反相器
233‧‧‧N型電晶體
234‧‧‧N型電晶體
235‧‧‧N型電晶體
236‧‧‧N型電晶體
300‧‧‧判定器
310‧‧‧偏壓產生器
320‧‧‧第一比較器
330‧‧‧第二比較器
340‧‧‧第三比較器
350‧‧‧數位邏輯電路
400‧‧‧輸出緩衝器
410‧‧‧前置驅動電路
420‧‧‧電壓產生電路
421‧‧‧電壓準位轉換器
430‧‧‧第一VDDIO偵測電路
431‧‧‧第二分壓電路
432‧‧‧判斷電路
432a‧‧‧P型電晶體
432b‧‧‧P型電晶體
432c‧‧‧N型電晶體
432d‧‧‧N型電晶體
432e‧‧‧N型電晶體
433‧‧‧第二輸出電路
433a‧‧‧第三負載電晶體
433b‧‧‧第二輸出電晶體
434‧‧‧疊接反相器電路
435‧‧‧第三分壓電路
440‧‧‧輸出級
441‧‧‧P型輸出電晶體
442‧‧‧N型輸出電晶體
443‧‧‧P型補償電晶體
444‧‧‧N型補償電晶體
500‧‧‧漏電流補償電路
510‧‧‧漏電流偵測器
511‧‧‧比較電路
511a‧‧‧第一負載電晶體
511b‧‧‧P型差動對
511c‧‧‧電流鏡
512‧‧‧第二VDDIO偵測電路
513‧‧‧第一分壓電路
514‧‧‧第一輸出電路
514a‧‧‧第二負載電晶體
514b‧‧‧第一輸出電晶體
515‧‧‧重置電晶體
520‧‧‧壓控電流源
521‧‧‧第一電流鏡
522‧‧‧第二電流鏡
DOUT‧‧‧傳輸訊號
pout‧‧‧PMOS門檻電壓訊號
VTout‧‧‧PMOS門檻電壓式製程和溫度訊號
PAD‧‧‧輸出銲墊
nout‧‧‧NMOS門檻電壓訊號
rst1‧‧‧第一重置訊號
rst2‧‧‧第二重置訊號
VREFP1‧‧‧第一參考訊號
VREFP2‧‧‧第二參考訊號
VREFN‧‧‧第三參考訊號
VP1‧‧‧第一比較訊號
VP2‧‧‧第二比較訊號
VN‧‧‧第三比較訊號
clock‧‧‧計數訊號
Pcode‧‧‧P型數位訊號
Ncode‧‧‧N型數位訊號
PDOUTa‧‧‧P型前置驅動訊號
PDOUTb‧‧‧P型前置驅動訊號
PDOUTc‧‧‧P型前置驅動訊號
Vg4a‧‧‧N型控制訊號
Vg4b‧‧‧N型控制訊號
Vg4c‧‧‧N型控制訊號
Vg1a‧‧‧P型控制訊號
Vg1b‧‧‧P型控制訊號
Vg1c‧‧‧P型控制訊號
Vg2‧‧‧偵測電壓
Vg2REF‧‧‧參考偵測電壓
Ileakage‧‧‧漏電流
Vcomp‧‧‧比較電壓訊號
Icomp‧‧‧補償電流
Vo‧‧‧比較電位
VDDIO‧‧‧外部電壓
第1圖：依據本發明之一實施例，一具製程、電壓、溫度及漏電流補償之輸出緩衝器的方塊圖。 第2圖：依據本發明之一實施例，一輸出緩衝器的電路圖。 第3圖：依據本發明之一實施例，一漏電流補償電路的電路圖。 第4圖：依據本發明之一實施例，一第一VDDIO偵測電路的電路圖。 第5圖：依據本發明之一實施例，一電壓準位轉換器的電路圖。 第6圖：依據本發明之一實施例，一PMOS門檻電壓偵測器的電路圖。 第7圖：依據本發明之一實施例，一PMOS門檻電壓式製程和溫度偵測器的電路圖。 第8圖：依據本發明之一實施例，一NMOS門檻電壓偵測器的電路圖。
100‧‧‧具製程、電壓、溫度及漏電流補償之輸出緩衝器
200‧‧‧製程電壓溫度感測器
210‧‧‧PMOS門檻電壓偵測器
220‧‧‧PMOS門檻電壓式製程和溫度偵測器
230‧‧‧NMOS門檻電壓偵測器
300‧‧‧判定器
310‧‧‧偏壓產生器
320‧‧‧第一比較器
330‧‧‧第二比較器
340‧‧‧第三比較器
350‧‧‧數位邏輯電路
400‧‧‧輸出緩衝器
500‧‧‧漏電流補償電路
510‧‧‧漏電流偵測器
520‧‧‧壓控電流源
rst1‧‧‧第一重置訊號
rst2‧‧‧第二重置訊號
pout‧‧‧PMOS門檻電壓訊號
VREFP1‧‧‧第一參考訊號
VTout‧‧‧PMOS門檻電壓式製程和溫度訊號
VREFP2‧‧‧第二參考訊號
nout‧‧‧NMOS門檻電壓訊號
VREFN‧‧‧第三參考訊號
VP1‧‧‧第一比較訊號
VP2‧‧‧第二比較訊號
VN‧‧‧第三比較訊號
clock‧‧‧計數訊號
Pcode‧‧‧P型數位訊號
Ncode‧‧‧N型數位訊號
DOUT‧‧‧傳輸訊號
PAD‧‧‧輸出銲墊
Vcomp‧‧‧比較電壓訊號
Icomp‧‧‧補償電流
Claims (13)
- 一種具製程、電壓、溫度及漏電流補償之輸出緩衝器，其包含： 一製程電壓溫度感測器，用以偵測一PMOS門檻電壓訊號、一PMOS門檻電壓式製程和溫度訊號及一NMOS門檻電壓訊號； 一判定器，接收該PMOS門檻電壓訊號、該PMOS門檻電壓式製程和溫度訊號及該NMOS門檻電壓訊號，該判定器將該PMOS門檻電壓訊號、該PMOS門檻電壓式製程和溫度訊號及該NMOS門檻電壓訊號分別與複數個參考訊號比較後輸出複數個比較訊號，且該些比較訊號經由一數位邏輯電路編碼為一P型數位訊號及一N型數位訊號； 一輸出緩衝器，具有一前置驅動電路、一電壓產生電路、一第一VDDIO偵測電路及一輸出級，該前置驅動電路接收該P型數位訊號及該N型數位訊號，且該前置驅動電路輸出複數個P型前置驅動訊號及複數個N型控制訊號，該電壓產生電路接收該些P型前置驅動訊號，且該電壓產生器輸出複數個P型控制訊號，該輸出級接收該些P型控制訊號及該些N型控制訊號，其中該輸出級具有一P型輸出電晶體，該P型輸出電晶體及該電壓產生電路接收該第一VDDIO偵測電路輸出之一偵測電壓；以及 一漏電流補償電路，電性連接於該輸出級之該P型輸出電晶體，該漏電流補償電路具有一漏電流偵測器及一壓控電流源，該漏電流偵測器接收該偵測電壓，且該漏電流偵測器比較該偵測電壓與一參考偵測電壓之大小並輸出一比較電壓訊號至該壓控電流源，該壓控電流源根據該比較電壓訊號提供一補償電流至該P型輸出電晶體。
- 如申請專利範圍第1項所述之具製程、電壓、溫度及漏電流補償之輸出緩衝器，其中該漏電流偵測器具有一比較電路及一第二VDDIO偵測電路，該第二VDDIO偵測電路的電路結構與該第一VDDIO偵測電路相同，且該參考偵測電壓是由該第二VDDIO偵測電路輸出，該比較電路接收該偵測電壓及該參考偵測電壓並輸出一比較電位。
- 如申請專利範圍第2項所述之具製程、電壓、溫度及漏電流補償之輸出緩衝器，其中該比較電路具有一第一負載電晶體、一P型差動對及一電流鏡，該P型差動對電性連接該第一負載電晶體，該電流鏡電性連接該P型差動對，該P型差動對接收該偵測電壓及該參考偵測電壓，其中當該偵測電壓大於該參考偵測電壓時，該比較電位為高電位，當該偵測電壓小於該參考偵測電壓時，該比較電位為低電位。
- 如申請專利範圍第3項所述之具製程、電壓、溫度及漏電流補償之輸出緩衝器，其中該漏電流偵測器具有一第一分壓電路及一第一輸出電路，該第一分壓電路用以提供一偏壓至該比較電路及該第一輸出電路，該第一輸出電路具有一第二負載電晶體及一第一輸出電晶體，該第一輸出電晶體接收該比較電位，當該比較電位為高電位時，該第一輸出電晶體導通，使該比較電壓訊號降至低電位，當該比較電位為低電位時，該第一輸出電晶體截止，使該比較電壓訊號升至高電位。
- 如申請專利範圍第4項所述之具製程、電壓、溫度及漏電流補償之輸出緩衝器，其中該漏電流偵測器另具有一重置電晶體，該重置電晶體電性連接該第一輸出電晶體以重置該比較電壓訊號的電位。
- 如申請專利範圍第4項所述之具製程、電壓、溫度及漏電流補償之輸出緩衝器，其中該壓控電流源具有一第一電流鏡及一第二電流鏡，該第一電流鏡及該第二電流鏡為互相疊接，該第一電流鏡接收該比較電壓訊號，該第二電流鏡電性連接該P型輸出電晶體，該第二電流鏡用以提供該補償電流至該P型輸出電晶體。
- 如申請專利範圍第1項所述之具製程、電壓、溫度及漏電流補償之輸出緩衝器，其中該輸出緩衝器之該輸出級具有一N型輸出電晶體、複數個P型補償電晶體及複數個N型補償電晶體，各該P型補償電晶體接收各該P型控制訊號以提供一補償電壓至該P型輸出電晶體，各該N型補償電晶體接收各該N型控制訊號以提供一補償電壓至該N型輸出電晶體。
- 如申請專利範圍第1項所述之具製程、電壓、溫度及漏電流補償之輸出緩衝器，其中該第一VDDIO偵測電路具有一第二分壓電路、一判斷電路、一第二輸出電路、一疊接反相器電路一第三分壓電路，該第二分壓電路接收一外部電壓，且該第二分壓電路提供一偏壓至該判斷電路及第二輸出電路，該判斷電路接收該外部電壓，該判斷電路用以判別該外部電壓之電位，以選擇性地導通或截止該第二輸出電路的一第二輸出電晶體，使該第二輸出電晶體輸出的一輸出電壓經由該疊接反相器電路輸出至該P型輸出電晶體，該第三分壓電路用以偏壓該疊接反相器電路。
- 一種漏電流補償電路，其用以提供一補償電流至一輸出緩衝器，該漏電流補償電路包含： 一漏電流偵測器，具有一第一分壓電路、一VDDIO偵測電路、一比較電路及一第一輸出電路，該第一分壓電路用以提供一偏壓至該比較電路及該第一輸出電路，該VDDIO偵測電路輸出一參考訊號，該比較電路接收該參考訊號及該輸出緩衝電路輸出之一偵測電壓並輸出一比較電位，該第一輸出電路接收該比較電位並輸出一比較電壓訊號，其中，當該比較電位為高電位時，該比較電壓訊號降至低電位，當該比較電位為低電位時，該比較電壓訊號升至高電位；以及 一壓控電流源，接收該比較電壓訊號，且該壓控電流源根據該比較電壓訊號提供該補償電流至該輸出緩衝電路。
- 如申請專利範圍第9項所述之漏電流補償電路，其中該比較電路具有一第一負載電晶體、一P型差動對及一電流鏡，該P型差動對電晶體電性連接該第一負載電晶體，該電流鏡電性連接該P型差動對，該P型差動對接收該偵測電壓及該參考電壓，其中當該偵測電壓大於該參考電壓時，該比較電位為高電位，當該偵測電壓小於該參考電壓時，該比較電位為低電位。
- 如申請專利範圍第10項所述之漏電流補償電路，其中該第一輸出電路具有一第二負載電晶體及一第一輸出電晶體，該第一輸出電晶體接收該比較電位，當該比較電位為高電位時，該第一輸出電晶體導通，使該比較電壓訊號降至低電位，當該比較電位為低電位時，該第一輸出電晶體截止，使該比較電壓訊號升至高電位。
- 如申請專利範圍第9項所述之漏電流補償電路，其中該壓控電流源具有一第一電流鏡及一第二電流鏡，該第一電流鏡及該第二電流鏡為互相疊接，該第一電流鏡接收該比較電壓訊號，該第二電流鏡電性連接該輸出緩衝器，該第二電流鏡用以提供該補償電流至該輸出緩衝器。
- 如申請專利範圍第9項所述之漏電流補償電路，其中該第一VDDIO偵測電路具有一第二分壓電路、一判斷電路、一第二輸出電路、一疊接反相器電路一第三分壓電路，該第二分壓電路接收一外部電壓，且該第二分壓電路提供一偏壓至該判斷電路及第二輸出電路，該判斷電路接收該外部電壓，該判斷電路用以判別該外部電路之電位，以選擇性地導通或截止該第二輸出電路的一第二輸出電晶體，使該第二輸出電晶體輸出的一輸出電壓經由該疊接反相器輸出至該比較電路，該第三分壓電路用以偏壓該疊接反相器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW103135429A TWI512422B (zh) | 2014-10-14 | 2014-10-14 | 具製程、電壓、溫度及漏電流補償之輸出緩衝器及其漏電流補償電路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW103135429A TWI512422B (zh) | 2014-10-14 | 2014-10-14 | 具製程、電壓、溫度及漏電流補償之輸出緩衝器及其漏電流補償電路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TWI512422B true TWI512422B (zh) | 2015-12-11 |
| TW201614406A TW201614406A (en) | 2016-04-16 |
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ID=55407811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW103135429A TWI512422B (zh) | 2014-10-14 | 2014-10-14 | 具製程、電壓、溫度及漏電流補償之輸出緩衝器及其漏電流補償電路 |
Country Status (1)
| Country | Link |
|---|---|
| TW (1) | TWI512422B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI603584B (zh) * | 2016-07-27 | 2017-10-21 | 國立中山大學 | 具製程及電壓補償之輸出緩衝器 |
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- 2014-10-14 TW TW103135429A patent/TWI512422B/zh not_active IP Right Cessation
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| Wang, C. C., Chen, C. L., Kuo, R.C., Tseng, H. Y., Liu, J. W., and Juan, C. Y., "On-Chip Process and Temperature Monitor for Self-Adjusting Slew Rate Control of 2 X VDD Output Buffers," IEEE Transactions on Circuits and Systems I: Regular Papers, Vol. 60, No. 6, pp.1432-1440, JUNE 2013. * |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI603584B (zh) * | 2016-07-27 | 2017-10-21 | 國立中山大學 | 具製程及電壓補償之輸出緩衝器 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW201614406A (en) | 2016-04-16 |
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