TWI509622B - 具分散錯誤功能的記憶體及其分散錯誤位元的方法 - Google Patents

具分散錯誤功能的記憶體及其分散錯誤位元的方法 Download PDF

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Description

具分散錯誤功能的記憶體及其分散錯誤位元的 方法
本發明係有關於一種記憶體，特別是一種具分散錯誤功能的記憶體與記憶體分散錯誤方法。
目前非揮發式記憶體(如快閃記憶體)常使用錯誤更正碼(Error Correction Code，ECC)來修復記憶體細胞的軟性錯誤(Soft Error)或實體錯誤(Physical Fault，此後以故障代稱)。然而，利用錯誤更正碼進行資料修復仍有極限，例如單錯更正雙錯偵測(Single-Error-Correcting and Double-Error-Detecting，SEC-DED)僅能修復一個位元的錯誤。如欲修復更多位元，則可需要採用其他演算法，但須額外提供更多儲存空間以供該演算法使用。如此，將壓縮了記憶體本身可應用的空間。因此，如何克服超過容錯上限的記憶體細胞錯誤，且不減少原本記憶體的儲存空間，是相關領域之人員急欲解決的問題。
有鑑於此，本發明係提出一種具分散錯誤功能的記憶體及其分散錯誤位元的方法，可將故障的記憶體細胞分散至不同頁面，以提升記憶體的良率及修復率。
本發明一實施例提供一種具分散錯誤功能的記憶體，包含至少一記憶體站。記憶體站包含：記憶體模組、雜散邏輯單元、自我測試單元及雜散碼產生單元。記憶體模組包含複數頁面，每一頁面包含複數記憶體細胞，每一記憶體細胞具有一實體位址。雜散邏輯單元接收一雜散碼及實體位址而經邏輯演算產生一映射位址，並輸出映射位址至記憶體模組，以供外部依據實體位址存取對應映射位址之記憶體細胞之資料。自我測試單元偵測每一頁面之記憶體細胞中之故障者而產生一故障資訊。雜散碼產生單元接收故障資訊並產生雜散碼，以維持同一頁面之記憶體細胞所對應的映射位址的記憶體細胞中之故障者至多為一容錯上限。
本發明一實施例另提供一種記憶體分散錯誤方法，適用於一記憶體。記憶體具有複數頁面，每一頁面包含複數記憶體細胞，每一記憶體細胞具有一實體位址。記憶體分散錯誤方法包含：偵測每一頁面之記憶體細胞中之故障者而產生一故障資訊；產生一雜散碼；將雜散碼與每一實體位址進行一邏輯演算而分別取得一映射位址；及驗證同一頁面之記憶體細胞所對應的映射位址的記憶體細胞中之故障者至多為一容錯上限。
綜上所述，本發明之實施例所提出之具分散錯誤功能的記憶體及其分散錯誤位元的方法，係使記憶體的位址經過映射後指向不同的記憶體細胞，讓同一頁面中故障的記憶體細胞的數量得以減少，可避免增加執行內建備 份分析演算法所需的資源區大小或增加執行錯誤更正演算法所需的更正碼區大小。藉此，可使得記憶體的修復率及良率得以提昇。再者，對於相變化記憶體(Phase Change Memory)而言，因記憶體細胞老化所造成的記憶體細胞故障的問題亦得以克服。
1‧‧‧記憶體站
10‧‧‧記憶體模組
11‧‧‧頁面
100‧‧‧記憶體細胞
120‧‧‧資料區
130‧‧‧更正碼區
140‧‧‧資源區
12‧‧‧列解碼電路
13‧‧‧行解碼電路
20‧‧‧雜散碼產生單元
30‧‧‧雜散邏輯單元
31‧‧‧列雜散邏輯電路
32‧‧‧行雜散邏輯電路
311‧‧‧列雜散碼暫存器
312‧‧‧互斥或閘
321‧‧‧行雜散碼暫存器
322‧‧‧互斥或閘
40‧‧‧自我測試單元
ADD1‧‧‧實體位址
ADD2‧‧‧映射位址
ADD1_C‧‧‧第一行位址
ADD1_R‧‧‧第一列位址
ADD2_C‧‧‧第二行位址
ADD2_R‧‧‧第二列位址
Step510‧‧‧偵測每一頁面之記憶體細胞中之故障者而產生一故障資訊
Step520‧‧‧產生一雜散碼
Step530‧‧‧將雜散碼與每一實體位址進行邏輯演算而分別取得一映射位址
Step540‧‧‧驗證同一頁面之記憶體細胞所對應的映射位址的記憶體細胞中之故障者至多為一容錯上限，故障之記憶體細胞超過容錯上限？
第1圖為本發明一實施例之具分散錯誤功能之記憶體站之架構示意圖。
第2圖為本發明一實施例之組合多個記憶體站之架構示意圖。
第3圖為本發明一實施例之形成頁面之示意圖。
第4圖為本發明一實施例之頁面之架構示意圖。
第5圖為本發明一實施例之記憶體分散錯誤位元的方法流程圖。
第6圖為本發明另一實施例之具分散錯誤功能之記憶體站之架構示意圖。
第1圖係為本發明一實施例之具分散錯誤功能之記憶體站1之架構示意圖。第2圖係為本發明組合多個記憶體站1之架構示意圖。合併參閱第1、2圖所示，各記憶體站1(Memory Bank)包含記憶體模組10、雜散碼產 生單元20、雜散邏輯單元30及自我測試單元40。也就是說，本發明之一實施例係以多個記憶體站1組合而成。惟本發明並非以此為限，於一些實施例中，本發明之記憶體可為一個記憶體站1所構成。於此，記憶體站1可為動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)、靜態隨機存取記憶體(Static Random Access Memory，SRAM)或相變化記憶體(Phase Change Memory，PCM)等非揮發式記憶體。
記憶體模組10包含複數記憶體細胞100(如第1圖所示)。每一記憶體細胞100具有一實體位址ADD1。於此，記憶體細胞100可為單階儲存單元(Single-Level Cell，SLC)、多階儲存單元(Multi-Level Cell,MLC)或三階儲存單元(Triple-Level Cell，TLC)。為了方便說明，本實施例將以單階儲存單元為例。
第3圖為本發明之一實施例之形成頁面之示意圖。請合併參閱第2、3圖所示，組合各記憶體站1的記憶體模組10中之對應的各記憶體細胞100，即可分別形成一頁面11。其中，圖式僅係作為說明，本發明並非以此為限。如第2圖中的各記憶體模組10中的左上方之各記憶體細胞100分別取出並組合即可形成一頁面11。也就是說，記憶體1分別自各記憶體模組10分別取得位於右上方的記憶體細胞100，亦可形成另一頁面11。其中，頁面11之詳細架構容後詳述。
請合併參閱第1-2圖，雜散邏輯單元30接收 一雜散碼及實體位址ADD1而經邏輯演算產生映射位址ADD2，並輸出映射位址ADD2至記憶體模組10，以供外部依據實體位址ADD1存取對應映射位址ADD2之記憶體細胞100之資料。也就是說，當外部一處理器連接本實施例之記憶體站1而欲對記憶體站1進行讀取、寫入或抹除等動作(即前述之「存取」動作)時，處理器輸出的是實體位址ADD1，實質上在記憶體站1中被存取的是對應映射位址ADD2的記憶體細胞100。當配合適當的雜散碼及適當的演算邏輯時，可使得原本在同一頁面11的故障記憶體細胞100盡可能的被分散至不同頁面11。藉此，可讓原本無法進行錯誤修正的資料獲得修正。
自我測試單元40偵測每一頁面11之記憶體細胞100是否有故障，而產生一故障資訊。此故障資訊可包含故障的記憶體細胞100的數量，及此(些)故障的記憶體細胞100的實體位址ADD1。
雜散碼產生單元20接收自我測試單元40產生的故障資訊，並根據一演算法對應於故障資訊找出一雜散碼，使得此(些)故障的記憶體細胞100的實體位址ADD1與雜散碼進行邏輯演算後產生之映射位址ADD2所對應的記憶體細胞100分屬於不同頁面11。也就是說，同一頁面11之記憶體細胞100所對應的映射位址ADD2的記憶體細胞100中之故障者(如第1圖所示記憶體模組10中打义之方格)至多為一容錯上限。於此，本實施例係以容錯上限為一位元為例，但本發明之實施例非以此為限。所述演算 法係可為嘗試錯誤法(Trial and error)，按一順序依序嘗試不同的雜散碼值直至找到適合的值，則將該值作為雜散碼，但本發明之實施例非以此方法為限。
如第1圖所示，在一實施例中，記憶體站1還包含列解碼電路12及行解碼電路13。實體位址ADD1可包含第一行位址ADD1_C及第一列位址ADD1_R。雜散邏輯單元30包含列雜散邏輯電路31及一行雜散邏輯電路32。行雜散邏輯電路32接收雜散碼及第一行位址ADD1_C而產生第二行位址ADD2_C。列雜散邏輯電路31接收雜散碼及第一列位址ADD1_R而產生第二列位址ADD2_R。第二行位址ADD2_C及第二列位址ADD2_R可組合為映射位址ADD2。
於此，雖然第1圖所示之實施例之記憶體站1具有行位址線、列位址線以及其對應的解碼電路與雜散邏輯電路，然而本發明所屬領域之通常知識者應可理解，亦有一些記憶體站1係共用行列位址線，因此可視情形對本發明之實施例進行適當的調整。例如，可以一雜散邏輯電路分別連接至列解碼電路12及行解碼電路13，由列解碼電路12及行解碼電路13共用雜散邏輯電路。
如第1圖所示，列雜散邏輯電路31及行雜散邏輯電路32中分別包含複數個互斥或閘(XOR Gate)312/322。每一互斥或閘312接收第一列位址ADD1_R中的一位元，每一互斥或閘322接收第一行位址ADD1_C中的一位元。然而，列雜散邏輯電路31及行雜散邏輯電路32 中的邏輯電路非以此為限，亦可為其他邏輯元件(如及閘、反閘、反及閘、反或閘或互斥及閘等)或其中的組合所組成之邏輯電路(如互斥或閘和及閘所組成的半加法器)。
在一實施例中，如第1圖所示，列雜散碼暫存器311位於雜散碼產生單元20與列雜散邏輯電路312之間，以儲存雜散碼。行雜散碼暫存器321位於雜散碼產生單元20與行雜散邏輯電路32之間，以儲存雜散碼。因此，當雜散碼產生單元20產生雜散碼之後，可預先將雜散碼分別寫入列雜散碼暫存器311及行雜散碼暫存器321中，藉以供後續轉換實體地址ADD1為映射地址ADD2之用。
在另一實施例中，前述雜散碼可區分為行雜散碼及列雜散碼。行雜散碼暫存器321儲存行雜散碼，列雜散碼暫存器311儲存列雜散碼。於此，行雜散碼與列雜散碼可為不同值，藉此，相較於相同值可有更多嘗試組合，使得故障的記憶體細胞100數量較多時仍可將其分散至不同頁面11。
請參閱第4圖，係為本發明一實施例之頁面11之架構示意圖。頁面11可包含資料區120、更正碼區130及資源區140。資料區120用以存放外部控制器(圖未示)所欲存取的資料。資料區120的大小為n位元。更正碼區130用以存放錯誤更正碼。更正碼區130的大小為m位元。每一頁面11的更正碼區130儲存一錯誤更正碼。前述容錯上限係為根據錯誤更正碼利用一錯誤更正演算法於頁面11之記憶體細胞100，而可修復故障之記憶體細胞100的最 大數量。當欲使容錯上限提高時，將需要更大的更正碼區130。資源區140用以存放執行一內建備份分析演算法(Built-in Redundancy Analysis)所需之備用資源。資源區140的大小為p位元，可視欲達到的修復能力調整。
於此，錯誤更正碼可為應用於單錯更正、雙錯偵測技術的錯誤更正碼。然而，本發明之實施例所採用的錯誤更正演算法非限於此，亦可使用如單錯更正(Single Error Correcting)演算法，其可利用漢明碼(Hamming Code)、蕭氏碼(Hsiao Code)、或其他修正單錯的編碼方法，以修復一頁面11中具有單個故障記憶體細胞100。另於一些實施例中，亦可使用如雙錯更正(Double Error Correcting)演算法，其可利用BCH碼或其他修正雙錯的編碼方法，以修復一頁面11中具有兩個以上的故障記憶體細胞100。
如第1-3圖所示，係將每一記憶體站1的第一個記憶體細胞100組成前述頁面11。然而，當透過雜散邏輯單元30將外部處理器輸出的實體位址ADD1轉換為映射位址ADD2時，頁面11所對應的記憶體細胞100將不一定為各記憶體站1的第一個記憶體細胞100。換言之，此時第一個記憶體站1的第一個記憶體細胞100(係為故障的記憶體細胞100)將不會與第二個記憶體站1的第二個記憶體細胞100(同樣為故障的記憶體細胞100)屬於同一頁面11。因此，原本具有二個故障的記憶體細胞100的頁面11經雜散邏輯單元30映射位址後，可具有更少的故障的 記憶體細胞100(如一個或零個)。
請參閱第5圖，係為本發明一實施例之記憶體分散錯誤位元的方法之流程圖。記憶體分散錯誤方法可適用於前述記憶體站1，當記憶體站1被致能(或開機)後執行下列步驟：首先，執行一內建自我測試(Built-In Self-Test，BIST)步驟(Step510)，以偵測每一頁面11之記憶體細胞100中之故障者而產生一故障資訊。故障資訊可包含故障記憶體細胞100數量及其實體位址ADD1。
接著，進入步驟Step520，利用一演算法(如前述之嘗試錯誤法)對應故障資訊產生一雜散碼。
於步驟Step520之後，將雜散碼與每一實體位址ADD1進行一邏輯演算而分別取得一映射位址ADD2(步驟Step530)。
最後，於步驟Step540，驗證同一頁面11之記憶體細胞100所對應的映射位址ADD2的記憶體細胞100中之故障者至多為一容錯上限。當超過容錯上限時，回到步驟Step520以嘗試另一個雜散碼；若未超過容錯上限，則結束本方法流程。藉此，可確保當外部控制器對各記憶體站1進行存取時，即使同一頁面11中有故障的記憶體細胞100，仍可對該故障記憶體細胞100的資料進行修復。
在一實施例中，在步驟Step540之後還可包含下列步驟：首先，依據實體位址ADD1存取對應映射位址ADD2之記憶體細胞100之資料。其次，根據一錯誤更正 演算法(如前述的SEC-DED法)，針對同一頁面11中的記憶體細胞100所儲存的資料產生一錯誤更正碼。接著，儲存錯誤更正碼於頁面11中。最後，當這些頁面11中的其中之一具有故障的記憶體細胞100時，根據錯誤更正碼執行錯誤更正演算法以修復故障的記憶體細胞100所儲存的資料。
在另一實施例中，當執行錯誤更正演算法後仍有部分故障的記憶體細胞100的資料無法復原，或者預先判斷故障的記憶體細胞100的數量超過容錯上限時，在執行錯誤更正演算法後，執行前述之內建備份分析演算法，以修復這些故障的記憶體細胞100所儲存的資料。
綜上所述，本發明之實施例所提出之具分散錯誤功能的記憶體站1及其分散錯誤位元的方法，係使記憶體站1的位址經過映射後指向不同的記憶體細胞100，讓同一頁面中故障的記憶體細胞100的數量得以減少，可避免增加執行內建備份分析演算法所需的資源區大小或增加執行錯誤更正演算法所需的更正碼區大小。藉此，可使得記憶體站1的修復率及良率得以提昇。再者，對於相變化記憶體而言，因記憶體細胞老化(wear out)所造成的記憶體細胞故障的問題亦得以克服。
第6圖為本發明之另一實施例之具分散錯誤功能之記憶體之架構示意圖。請參閱第6圖所示，於一些實施例中，本發明的記憶體為一個記憶體站1，具有一個記憶體模組10，且記憶體模組10具有複數個記憶體細胞 100。其中，記憶體模組10的各個列分別為一頁面11。於本實施例中，僅係以列作為說明，本發明並非以此為限。係利用與前述相同的分散錯誤功能之方式，首先外部處理器輸出實體位址ADD1，利用雜散碼產生單元20及雜散邏輯單元30產生映射位址ADD2，使得原本位於同一頁面11(於本實施例中即為記憶體模組10的同一列)的故障記憶體細胞100盡可能地被分散至不同列。藉此，亦可讓原本位於同一頁面11的故障記憶體細胞100被分散至不同頁面11，讓同一頁面中故障的記憶體細胞100的數量得以減少，也能避免增加執行內建備份分析演算法所需的資源區大小或增加執行錯誤更正演算法所需的更正碼區大小。藉此，可使得記憶體站1的修復率及良率得以提昇。再者，對於相變化記憶體而言，因記憶體細胞老化(wear out)所造成的記憶體細胞故障的問題亦得以克服。
雖然本發明以前述之實施例揭露如上，然其並非用以限定本發明，任何熟習相像技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之專利保護範圍須視本說明書所附之申請專利範圍所界定者為準。
1‧‧‧記憶體站
10‧‧‧記憶體模組
11‧‧‧頁面
100‧‧‧記憶體細胞
12‧‧‧列解碼電路
13‧‧‧行解碼電路
20‧‧‧雜散碼產生單元
30‧‧‧雜散邏輯單元
31‧‧‧列雜散邏輯電路
32‧‧‧行雜散邏輯電路
311‧‧‧列雜散碼暫存器
312‧‧‧互斥或閘
321‧‧‧行雜散碼暫存器
322‧‧‧互斥或閘
40‧‧‧自我測試單元
ADD1‧‧‧實體位址
ADD1_C‧‧‧第一行位址
ADD1_R‧‧‧第一列位址

Claims (10)

  1. 一種具分散錯誤功能的記憶體，包含：至少一記憶體站，包含一記憶體模組，該記憶體模組包含複數頁面，每一該頁面包含複數記憶體細胞，每一該記憶體細胞具有一實體位址；一雜散邏輯單元，接收一雜散碼及該實體位址而經邏輯演算產生一映射位址，並輸出該映射位址至該記憶體模組，以供外部依據該實體位址存取對應該映射位址中之該記憶體細胞之資料；一自我測試單元，偵測每一該頁面之該些記憶體細胞中之故障者而產生一故障資訊；及一雜散碼產生單元，接收該故障資訊並產生該雜散碼，以維持同一該頁面之該些記憶體細胞所對應的該些映射位址的該些記憶體細胞中之故障者不超過容錯上限。
  2. 如請求項1所述之具分散錯誤功能的記憶體，其中每一該頁面儲存一錯誤更正碼，該容錯上限係為根據該錯誤更正碼利用一錯誤更正演算法於該頁面之該些記憶體細胞而可修復故障之該記憶體細胞的最大數量。
  3. 如請求項1所述之具分散錯誤功能的記憶體，其中該實體位址包含一第一行位址及一第一列位址，該雜散邏輯單元包含一行雜散邏輯電路及一列雜散邏輯電路，該行雜散邏輯電路接收該雜散碼及該第一行位址而產生一第二行位址，該列雜散邏輯電路接收該雜散碼及該第一 列位址而產生一第二列位址，該第二行位址及該第二列位址組合為該映射位址。
  4. 如請求項3所述之具分散錯誤功能的記憶體，其中該雜散邏輯單元更包含：一行雜散碼暫存器，位於該雜散碼產生單元與該行雜散邏輯電路之間，以儲存該雜散碼；及一列雜散碼暫存器，位於該雜散碼產生單元與該列雜散邏輯電路之間，以儲存該雜散碼。
  5. 如請求項3所述之具分散錯誤功能的記憶體，其中該雜散碼包含一行雜散碼及一列雜散碼，該雜散邏輯單元更包含：一行雜散碼暫存器，位於該雜散碼產生單元與該行雜散邏輯電路之間，以儲存該行雜散碼；及一列雜散碼暫存器，位於該雜散碼產生單元與該列雜散邏輯電路之間，以儲存該列雜散碼。
  6. 如請求項1所述之具分散錯誤功能的記憶體，更包含複數記憶體站，各該記憶體站分別包含該記憶體模組，各該記憶體模組的對應的該些記憶體細胞形成該頁面。
  7. 一種記憶體分散錯誤位元的方法，適用於一記憶體，該記憶體具有複數頁面，每一該頁面包含複數記憶體細胞，每一該記憶體細胞具有一實體位址，該記憶體分散錯誤方法包含：偵測每一該頁面之該些記憶體細胞中之故障者而產生一故障資訊； 產生一雜散碼；將該雜散碼與每一該實體位址進行一邏輯演算而分別取得一映射位址；及驗證同一該頁面之該些記憶體細胞所對應的該些映射位址的該些記憶體細胞中之故障者至多為一容錯上限。
  8. 如請求項7所述之記憶體分散錯誤位元的方法，更包含：根據一錯誤更正演算法，針對同一頁面中的該些記憶體細胞所儲存的資料產生一錯誤更正碼；儲存該錯誤更正碼於該頁面中；及當該些頁面中的其中之一具有故障的該記憶體細胞時，根據該錯誤更正碼執行該錯誤更正演算法以修復故障的該記憶體細胞所儲存的資料。
  9. 如請求項7所述之記憶體分散錯誤位元的方法，更包含：判斷該故障的該記憶體細胞的數量是否超過該容錯上限，若是則執行一內建備份分析演算法，以修復該些故障的該記憶體細胞所儲存的資料。
  10. 如請求項7所述之記憶體分散錯誤位元的方法，更包含：依據該實體位址存取對應該映射位址之該記憶體細胞之資料。
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