CN104218036B

CN104218036B - 半导体元件及其制造方法

Info

Publication number: CN104218036B
Application number: CN201310218889.6A
Authority: CN
Inventors: 焦佑钧; ***
Original assignee: Winbond Electronics Corp
Current assignee: Winbond Electronics Corp
Priority date: 2013-06-04
Filing date: 2013-06-04
Publication date: 2017-05-03
Anticipated expiration: 2033-06-04
Also published as: CN104218036A

Abstract

本发明公开了一种半导体元件，包括基底、绝缘层、DRAM电容器与RRAM存储单元。基底包括DRAM晶胞区与RRAM晶胞区。绝缘层位于基底上，在DRAM晶胞区上具有第一开口，且在RRAM晶胞区上具有第二开口。DRAM电容器位于绝缘层的第一开口中。RRAM存储单元位于绝缘层的第二开口中。DRAM电容器的第一电极的尺寸大于RRAM存储单元的第二电极的尺寸。RRAM与DRAM可以制作在同一个芯片上，且在芯片上的高度大致相同，不需要通过后续的金属内连线工艺再额外形成RRAM。

Description

半导体元件及其制造方法

技术领域

本发明是有关于一种整合电阻式随机存取存储器(RRAM)与动态随机存取存储器(DRAM)的半导体元件及其制造方法。

背景技术

目前的存储器可分为两大类型。其中一种类型的存储器称为工作存储器，其可以快速读取与写入且具有很好的耐久性(endurance)，这一类型的存储器例如是静态随机存取存储器(SRAM)以及动态随机存取存储器(DRAM)。另一种类型的存储器具有非挥发特性，所存入的数据在断电后也不会消失，这一类型的存储元件例如是闪存存储器。对于高密度存储器的应用，以动态随机存取存储器来做为操作存储器是最佳的选择。然而，由于其工艺较为复杂，因此将动态随机存取记忆以及闪存存储器整合一个芯片的工艺的成本非常高。

电阻式随机存取存储器（resistive random access memory，RRAM）是目前积极发展的一种下一世代非易失性存储器。电阻式随机存取存储器是一种简单的金属-绝缘-金属(MIM)结构，可以通过额外的两个罩幕步骤整合到后段的金属工艺。然而，这种方式所形成的电阻式随机存取存储器，可能会因为金属内连线的间距过大，而导致存储单元尺寸增加的问题，并且还会增加额外的工艺成本。

发明内容

本发明的目的在于提出一种半导体元件，可以通过简单的工艺将电阻式随机存取存储器与动态随机存取存储器整合在单一个芯片上。

本发明提出一种半导体元件，可以提升将电阻式随机存取存储器与动态随机存取存储器整合在单一个芯片上的电阻式随机存取存储器的切换特性。

本发明提出一种半导体元件的制造方法，可以整合电阻式随机存取存储器与动态随机存取存储器的工艺，且不会增加过多的工艺成本。

本发明提出一种RRAM存储单元，其具有小于动态随机存取存储器的尺寸。

本发明提出一种RRAM存储单元的制造方法，其可以与动态随机存取存储器的工艺整合。

本发明提出一种半导体元件，包括基底、绝缘层、DRAM电容器与RRAM存储单元。基底包括DRAM晶胞区与RRAM晶胞区。绝缘层位于基底上，在DRAM晶胞区上具有第一开口，且在RRAM晶胞区上具有第二开口。DRAM电容器位于DRAM晶胞区上的绝缘层的第一开口中。RRAM存储单元位于RRAM晶胞区上的绝缘层的第二开口中。DRAM电容器的第一电极的尺寸大于RRAM存储单元的第二电极的尺寸。

本发明提出一种半导体元件的制造方法，包括提供基底。基底包括DRAM晶胞区与RRAM晶胞区。于基底上形成绝缘层，覆盖DRAM晶胞区与RRAM晶胞区。在上述DRAM晶胞区上的绝缘层中形成第一开口，且在RRAM晶胞区上的绝缘层中形成第二开口。于第一开口的底部与侧壁形成第一电极。于第二开口中形成第二电极。上述第二电极的尺寸小于第一电极的尺寸，且第二电极覆盖第二开口的底部以及第一部分侧壁，裸露第二开口的第二部分侧壁。于DRAM晶胞区的第一开口中的第一电极以及绝缘层上形成第一介电层。于RRAM晶胞区的第二电极以及第二开口的第二部分侧壁以及绝缘层上形成第二介电层。于第一介电层上形成第三电极。于第二介电层上形成第四电极。第一电极、第一介电层与第三电极组成DRAM电容器，而第二电极、第二介电层以及第四电极组成RRAM存储单元。

依据本发明一实施例所述，上述形成第一电极与形成第二电极的步骤包括在上述基底上形成电极材料层，覆盖上述DRAM晶胞区与上述RRAM晶胞区的上述绝缘层以及上述第一开口以及上述第二开口的侧壁与底部。于上述基底上形成牺牲层，覆盖上述DRAM晶胞区与上述RRAM晶胞区的上述电极材料层，并填满上述第一开口与上述第二开口。移除上述DRAM晶胞区与上述RRAM晶胞区的上述绝缘层上的上述牺牲层与上述电极材料层，裸露出上述绝缘层的表面。在上述基底上形成罩幕层，覆盖上述DRAM晶胞区。以上述罩幕层为罩幕，移除上述第二开口中的部分牺牲层，使上述第二开口中的上述牺牲层的高度低于上述第一开口中的上述牺牲层的高度。以上述罩幕层以及上述牺牲层为罩幕，回蚀刻上述第二开口中的上述电极材料层，留在上述第二开口中的上述电极材料层形成上述第二电极，留在上述第一开口中的上述电极材料层形成上述第一电极。移除上述罩幕层。移除上述牺牲层，裸露出上述第一电极以及上述第二电极与上述第二开口的上述第二部分侧壁。

本发明的半导体元件与制造方法将电阻式随机存取存储器与动态随机存取存储器整合在单一个芯片上。

本发明的半导体元件，可以提升将电阻式随机存取存储器与动态随机存取存储器整合在单一个芯片上的电阻式随机存取存储器的切换特性。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1A至图1E为依据本发明一实施例的一种半导体元件的制造方法的剖面图。

图2A至图2F是依据本发明另一实施例的一种半导体元件的制造方法的剖面图。

其中，附图标记说明如下：

10：基底

12：DRAM晶胞区

14：RRAM晶胞区

16、22：绝缘层

18、20：插塞

24、26：开口

26a、26b：部分侧壁

28：电极材料层

30、30a、30b、60：牺牲层

32、48、62、68：罩幕层

34、36、44、46：电极

38、58、64：介电层

54、74：DRAM电容器

56、76：RRAM存储单元

66：金属层

具体实施方式

本发明将DRAM电容器的底电极的尺寸缩小来制作RRAM存储单元的底电极，因此，本发明可以将RRAM与DRAM的工艺整合，利用简易的工艺将RRAM与DRAM制作在同一个芯片上。以下举两个实施例来说明，然本发明并不以此为限。

请参照图1A，提供基底10，此基底10包括DRAM晶胞区12与RRAM晶胞区14。基底10的材料可以是半导体或是半导体化合物，例如是硅或是硅化锗。基底10也可以是绝缘层上有硅(SOI)。基底10上可以是已形成各种元件，例如是金氧半晶体管、二极管或电容等(但并不以此为限)，于图式中并未将这些元件绘示出来。在基底10上形成绝缘层16。绝缘层16的材料例如是氮化硅，形成的方法例如是化学气相沉积法，厚度例如是30nm至60nm。接着，在DRAM晶胞区12的绝缘层16中形成插塞18，并在RRAM晶胞区14的绝缘层16中形成插塞20。插塞18与插塞20可分别与绝缘层16下方的另一导体层电性连接。在一实施例中，所述另一导体层可以为基底10中的掺杂区（未绘示）。在另一实施例中，所述另一导体层也可以为基底100上的多晶硅栅极或金属层（未绘示）。插塞18与插塞20的形成方法例如是分别在DRAM晶胞区12与RRAM晶胞区14的绝缘层16中形成插塞开口，然后形成导体层（未绘示），此导体层覆盖于绝缘层16上并且填入于插塞开口中，之后再经由化学机械研磨工艺或回蚀刻工艺移除绝缘层16上的导体层。导体层的材料例如是钨或氧化钛。其后，在基底10上形成绝缘层22。绝缘层22的材料与绝缘层16不同，例如是氧化硅，形成的方法例如是化学气相沉积法，厚度例如是1000nm至1600nm。

接着，请参照图1B，利用微影与蚀刻工艺，在DRAM晶胞区12的绝缘层22中形成开口24，并在RRAM晶胞区14的绝缘层22中形成开口26。开口24裸露出插塞18；开口26裸露出插塞20。

之后，在基底10上形成电极材料层28。电极材料层28覆盖绝缘层22以及开口24、26的侧壁与底部。电极材料层28的材料例如是氮化钛，形成的方法例如是物理气相沉积法（PVD），厚度例如是5nm至10nm。其后，在基底10上形成牺牲层30。牺牲层30覆盖电极材料层28，并填满开口24与开口26。牺牲层30的材料例如是氧化硅或硼掺杂氧化硅，形成的方法例如是涂布法或化学气相沉积法，厚度例如是100nm至300nm。

其后，请参照图1C，移除绝缘层22上的牺牲层30与电极材料层28，裸露出绝缘层22的表面。移除的方法可以采用化学机械研磨法进行平坦化。由于此移除步骤是利用化学机械研磨法而非回蚀刻法，所以可避免回蚀刻法之电荷累积而造成的天线效应（antennaeffect）。

之后，请参照图1D，在基底10上形成罩幕层32。罩幕层32覆盖DRAM晶胞区12，裸露出RRAM晶胞区14。罩幕层32例如是光阻层。之后，移除RRAM晶胞区14上的开口26中的部分牺牲层30，使留在开口26中的牺牲层30b的高度低于DRAM晶胞区12的开口24中的牺牲层30a的高度。其后，回蚀刻开口26中电极材料层28。留在开口24中的电极材料层做为电极34(或称为底电极)，与插塞18电性连接；而留在开口26的部分侧壁26a上的电极材料层做为电极36(或称为底电极)，与插塞20电性连接。

继之，请参照图1E，移除罩幕层32，接着，移除DRAM晶胞区12开口24中的牺牲层30a，裸露出电极34，并移除RRAM晶胞区14的开口26中的牺牲层30b，以裸露出电极36以及开口26的部分侧壁26b。之后，在基底10上形成介电层38，覆盖DRAM晶胞区12以及RRAM晶胞区14。DRAM晶胞区12上的介电层38覆盖绝缘层22以及开口24中的电极34。RRAM晶胞区14上的介电层38覆盖绝缘层22、开口26中的电极36以及开口26的部分侧壁26a。介电层38的材料可以是可变电阻材料，例如是氧化硅或是过渡金属氧化物（例如ZrO₂、HfO₂、Ta₂O₅、Al₂O₃或TiO₂，其形成方法包括进行原子层沉积法（ALD），厚度例如是5nm至20nm。其后，在基底10上形成电极材料层，并利用微影与蚀刻工艺将其图案化，以形成电极44与电极46(或称为顶电极)。电极材料层可以采用金属、金属氮化物或其组合的堆叠层，例如是钛、氮化钛或其堆叠层（比如Ti/TiN），且其形成方法包括进行原子层沉积法、物理气相沉积法或化学气相沉积法。电极44覆盖于DRAM晶胞区12的介电层38上；电极46覆盖于RRAM晶胞区14的介电层38上。DRAM晶胞区12上的电极34、介电层38以及电极44组成DRAM的电容器54。RRAM晶胞区14上的电极36、介电层38以及电极46组成RRAM存储单元56。

请参照图1E，本发明实施例的半导体元件包括基底10、绝缘层22、DRAM的电容器54以及RRAM存储单元56。基底10包括DRAM晶胞区12与RRAM晶胞区14。绝缘层22位于基底10上，在DRAM晶胞区12上具有开口24。DRAM电容器54位于DRAM晶胞区12上，其包括电极34、介电层38以及电极44。电极34位于开口24的底部与侧壁。介电层38覆盖开口24中的电极34上，并延伸覆盖于绝缘层22上。电极44覆盖于介电层38上。在RRAM晶胞区14上的绝缘层22具有开口26。RRAM存储单元56位于RRAM晶胞区14上，其包括电极36、介电层38以及电极46。电极36位于开口26的底部，并延伸覆盖至开口26的部分侧壁26a，裸露开口26的部分侧壁26b。介电层38覆盖电极36，并延伸覆盖于开口26的部分侧壁26b以及绝缘层22上。电极46覆盖于介电层38上。由于DRAM的电容器54以及RRAM存储单元56是嵌于同一层的绝缘层22的不同开口24与26之中，因此，RRAM存储单元56的电极36的底部与DRAM电容器54的电极34的底部在大致相同的高度；RRAM存储单元56的电极46的也与DRAM电容器54的电极44在大致相同的高度，且其中DRAM电容器54的电极34的尺寸大于RRAM存储单元56的电极36。

以上的实施例中，DRAM电容器54的介电层38与RRAM存储单元56的介电层38是以相同的材料来制作，然而，本发明必不以此为限，在其他的实施例中，DRAM晶体管的介电层与RRAM存储单元的介电层也可以不同的材料来制作，以下举一实施例来说明，然而，本发明并不以此为限。

请参照图2A，依照图1A至图1D的方法，在基底10上形成绝缘层16与22、插塞18与20，并且在绝缘层16的开口24中形成电极34与牺牲层30a，在绝缘层16的开口26中形成电极36与牺牲层30b，并移除罩幕层32(如图1D)。之后，在RRAM晶胞区14上形成罩幕层48。罩幕层48例如是光阻层。

请参照图2A与2B，以罩幕层48为蚀刻罩幕，蚀刻移除位于DRAM晶胞区12上的开口26中的牺牲层30a，裸露出电极34的表面。其后，移除罩幕层48。然后，在基底10上形成介电层58，覆盖DRAM晶胞区12与RRAM晶胞区14。介电层58适于做为DRAM电容器的介电层，其材料例如是ZrO2，形成的方法例如是原子层沉积法，厚度例如是5nm至20nm。其后，在基底10上形成另一牺牲层60，覆盖DRAM晶胞区12以及RRAM晶胞区14上的介电层58。牺牲层60的材料例如是氧化硅或硼掺杂氧化硅，形成的方法例如是涂布法或化学气相沉积法，厚度例如是100nm至300nm。之后，在基底10上形成罩幕层62，覆盖DRAM晶胞区12上的牺牲层60。罩幕层62例如是光阻层。

请参照图2C，以罩幕层62为蚀刻罩幕，蚀刻移除RRAM晶胞区14上的牺牲层60、介电层58以及牺牲层30b，裸露出开口26中的电极36。

之后，请参照图2D，移除罩幕层62。接着，在基底10上形成介电层64，覆盖DRAM晶胞区12上的牺牲层60以及RRAM晶胞区14上的绝缘层22以及开口26的部分侧壁26b与开口26中的电极36。介电层64的材料与介电层58不同。介电层64适用来做为RRAM存储单元的介电层。介电层64的材料可以是可变电阻材料，例如是氧化硅或是过渡金属氧化物（例如ZrO2、HfO2、Ta2O5、Al2O3或TiO2），且其形成方法包括进行原子层沉积法，厚度例如是5nm至20nm。其后，可以选择性在基底10上形成金属层66，以覆盖介电层64。金属层66的材料例如是钛，其形成方法包括进行原子层沉积法，厚度例如是5nm至20nm。之后，在RRAM晶胞区14上形成罩幕层68。罩幕层68例如是光阻层。

其后，请参照图2E，以罩幕层68为蚀刻罩幕，蚀刻移除DRAM晶胞区12上的金属层66、介电层64以及牺牲层60，裸露出DRAM晶胞区12的介电层58。

之后，请参照图2F，移除罩幕层68，裸露出RRAM晶胞区14上的金属层66。在不形成金属层66的实施例中，电极44则是形成在介电层64上。其后再于DRAM晶胞区12的介电层58上形成上述电极44，并于RRAM晶胞区14上的金属层66上形成上述电极46。DRAM晶胞区12上的电极34、介电层58以及电极44组成DRAM的电容器74。RRAM晶胞区14上的电极36、介电层64、金属层66以及电极46组成RRAM存储单元76，且其中DRAM电容器74的电极34的尺寸大于RRAM存储单元76的电极36。

在以上的实施例中，是以先形成DRAM的电容器74的介电层58，然后再形成RRAM存储单元76的介电层64以及金属层66来说明，然而，本发明并不以此为限。在其他的实施例中，亦可以先形成RRAM存储单元76的介电层64以及金属层66，而后再形成DRAM的电容器74的介电层58。

请参照图2F，本发明实施例的半导体元件包括基底10、绝缘层22、DRAM的电容器74以及RRAM存储单元76。基底10包括DRAM晶胞区12与RRAM晶胞区14。绝缘层22位于基底10上，在DRAM晶胞区12上的绝缘层22中具有开口24。DRAM电容器74，位于DRAM晶胞区12上，其包括电极34、介电层58以及电极44。电极34位于开口24的底部与侧壁。介电层58覆盖开口24中的电极34上，并延伸覆盖于绝缘层22上。电极44覆盖于介电层58上。在RRAM晶胞区14上的绝缘层22中具有开口26。RRAM存储单元76，位于RRAM晶胞区14上，其包括电极36、介电层64以及电极46。电极36位于开口26的底部，并延伸覆盖至开口26的部分侧壁26a，裸露开口26的部分侧壁26b。介电层64覆盖在电极36上，并延伸覆盖于开口26的部分侧壁26b以及绝缘层22上。电极46覆盖于介电层64上。RRAM存储单元76还可选择性包括金属层66位于介电层64与电极46之间。由于DRAM的电容器74以及RRAM存储单元76是嵌于同一层的绝缘层22的不同开口24与26之中，因此，RRAM存储单元76的电极36的底部与DRAM电容器74的电极34的底部在大致相同的高度；RRAM存储单元76的电极46的也与DRAM电容器74的电极44在大致相同的高度。此外，本发明的实施例中，DRAM与RRAM选用不同的介电层，并且可在RRAM存储单元的MIM电容器上增加金属层，因此可用来改善其切换特性(switching characteristics)。

综合以上所述，本发明整合RRAM与DRAM的工艺，通过将DRAM的底电极的尺寸缩小来制作RRAM存储单元的底电极，因此，RRAM与DRAM可以制作在同一个芯片上，且在芯片上的高度大致相同，不需要通过后续的金属内连线工艺再额外形成RRAM。此外，本发明实施例通过将RRAM存储单元的底电极的尺寸缩小，因此可以减少RRAM存储单元的电容，提升元件的阻值切换特性，使RRAM适于高速操作。再者，本发明的实施例还可以改变RRAM的介电层的材料，或在RRAM存储单元的MIM电容器上增加金属层，用来改善其切换特性。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附的申请专利权利要求范围所界定者为准。

Claims

1.一种半导体元件，其特征在于包括：

基底，所述基底包括DRAM晶胞区与RRAM晶胞区；

绝缘层，位于所述基底上，在所述DRAM晶胞区上具有第一开口，且在所述RRAM晶胞区上具有第二开口；

DRAM电容器，位于所述DRAM晶胞区上的所述绝缘层的所述第一开口中，且所述DRAM电容器包括第一电极，仅位于所述第一开口中；以及

RRAM存储单元，位于所述RRAM晶胞区上的所述绝缘层的所述第二开口中，且所述DRAM电容器包括第二电极，仅位于所述第二开口中，

其中所述DRAM电容器的所述第一电极的尺寸大于所述RRAM存储单元的所述第二电极的尺寸。

2.如权利要求1所述的半导体元件，其中

所述DRAM电容器包括：

所述第一电极，位于所述第一开口的底部与侧壁；

第一介电层，覆盖所述第一开口中的所述第一电极上，并延伸覆盖于所述绝缘层上；以及

第三电极，覆盖于所述第一介电层上；以及

所述RRAM存储单元包括：

所述第二电极，位于所述第二开口的底部，并延伸覆盖至所述第二开口的第一部分侧壁，裸露所述第二开口的一第二部分侧壁；

第二介电层，覆盖所述第二电极上，并延伸覆盖于所述第二开口的所述第二部分侧壁以及所述绝缘层上；以及

第四电极，覆盖于所述第二介电层上。

3.如权利要求2所述的半导体元件，其中所述第一介电层与所述第二介电层的材料相同。

4.如权利要求2所述的半导体元件，其中所述第一介电层与所述第二介电层的材料不同。

5.如权利要求4所述的半导体元件，其中所述第二介电层的材料包括可变电阻材料。

6.如权利要求4所述的半导体元件，还包括金属层，位于所述第二介电层与所述第四电极之间。

7.一种半导体元件的制造方法，其特征在于包括：

提供一基底，所述基底包括DRAM晶胞区与RRAM晶胞区；

于所述基底上形成一绝缘层，覆盖所述DRAM晶胞区与所述RRAM晶胞区；

在所述DRAM晶胞区上的所述绝缘层中形成第一开口，且在所述RRAM晶胞区上的所述绝缘层中形成第二开口；

于所述第一开口的底部与侧壁形成第一电极；

于所述第二开口中形成第二电极，所述第二电极的尺寸小于第一电极的尺寸，且所述第二电极覆盖所述第二开口的底部以及第一部分侧壁，裸露所述第二开口的第二部分侧壁；

于所述DRAM晶胞区的所述第一开口中的所述第一电极以及所述绝缘层上形成第一介电层；

于所述RRAM晶胞区的所述第二电极以及所述第二开口的所述第二部分侧壁以及所述绝缘层上形成第二介电层；

于所述第一介电层上形成第三电极；以及

于所述第二介电层上形成一第四电极，

其中所述第一电极、所述第一介电层与所述第三电极组成DRAM电容器，而所述第二电极、所述第二介电层以及所述第四电极组成RRAM存储单元。

8.如权利要求7所述的半导体元件的制造方法，其中形成所述第一电极与形成所述第二电极的步骤包括：

在所述基底上形成电极材料层，覆盖所述DRAM晶胞区与所述RRAM晶胞区的所述绝缘层以及所述第一开口以及所述第二开口的侧壁与底部；

于所述基底上形成牺牲层，覆盖所述DRAM晶胞区与所述RRAM晶胞区的所述电极材料层，并填满所述第一开口与所述第二开口；

移除所述DRAM晶胞区与所述RRAM晶胞区的所述绝缘层上的所述牺牲层与所述电极材料层，裸露出所述绝缘层的表面；

在所述基底上形成罩幕层，覆盖所述DRAM晶胞区；

以所述罩幕层为罩幕，移除所述第二开口中的部分牺牲层，使所述第二开口中的所述牺牲层的高度低于所述第一开口中的所述牺牲层的高度；

以所述罩幕层以及所述牺牲层为罩幕，回蚀刻所述第二开口中的所述电极材料层，留在所述第二开口中的所述电极材料层形成所述第二电极，留在所述第一开口中的所述电极材料层形成所述第一电极；

移除所述罩幕层；以及

移除所述牺牲层，裸露出所述第一电极以及所述第二电极与所述第二开口的所述第二部分侧壁。

9.如权利要求7所述的半导体元件的制造方法，其中所述第一介电层与所述第二介电层的材料相同且是同时形成。

10.如权利要求7所述的半导体元件的制造方法，其中所述第一介电层与所述第二介电层的材料不同且是不同时形成。

11.如权利要求10所述的半导体元件的制造方法，其中所述第二介电层的材料包括可变电阻材料。

12.如权利要求10所述的半导体元件的制造方法，还包括在所述第二介电层与所述第四电极之间形成金属层。