TWI505436B - 半導體元件、靜電放電保護元件及其製造方法 - Google Patents

Description

半導體元件、靜電放電保護元件及其製造方法

本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種靜電放電(electrostatic discharge，ESD)保護元件及其製造方法。

靜電放電為自非導電表面之靜電移動的現象，其會造成積體電路中的半導體元件與其它電路的損害。舉例來說，當封裝積體電路的機器或測試積體電路的儀器等常見的帶電體接觸到晶片時，會向晶片放電，此時靜電放電的瞬間功率有可能造成晶片中的積體電路損壞或失效。為了防止積體電路因靜電放電現象而損壞，在積體電路中通常會加入靜電放電保護元件的設計。

一種常見的靜電放電保護元件是於N型電晶體的汲極上配置矽化物阻擋層(silicide block)，避免靜電電流由基底表面通過而損壞元件，以達到靜電放電保護的作用。然而，在形成上述的矽化物阻擋層時，往往需要額外使用一道光罩，因而增加了製程複雜度，且增加了生產成本。

本發明提供一種靜電放電保護元件，其可避免元件因靜電電流而損壞。

本發明另提供一種靜電放電保護元件的製造方法，其 具有較少的製程步驟以及較低的生產成本。

本發明再提供一種半導體元件，其可避免元件因靜電電流而損壞。

本發明提出一種靜電放電保護元件，其包括閘極、閘介電層、N型源極區、N型汲極區、N型摻雜區以及P型摻雜區。閘介電層配置於基底上。閘極配置於閘介電層上。N型源極區與N型汲極區分別配置於閘極二側的基底中。N型摻雜區配置於N型汲極區中，且與N型汲極區的頂面連接。P型摻雜區配置於N型汲極區下方，且與N型汲極區的底面連接。

依照本發明實施例所述之靜電放電保護元件，上述之P型摻雜區例如與N型汲極區的部分底面連接。

依照本發明實施例所述之靜電放電保護元件，上述之P型摻雜區例如與N型汲極區的整個底面連接。

依照本發明實施例所述之靜電放電保護元件，上述之N型摻雜區例如與N型汲極區的部分頂面連接。

依照本發明實施例所述之靜電放電保護元件，上述之N型摻雜區例如與N型汲極區的整個頂面連接。

依照本發明實施例所述之靜電放電保護元件，上述之N型汲極區的摻雜濃度例如大於N型摻雜區的摻雜濃度。

依照本發明實施例所述之靜電放電保護元件，上述之基底例如為P型基底，且P型摻雜區的摻雜濃度大於基底的摻雜濃度。

本發明另提出一種靜電放電保護元件的製造方法，此 方法是先提供具有記憶體區與周邊電路區的基底。然後，於記憶體區形成第一閘極結構，以及於周邊電路區形成第二閘極結構。接著，進行第一掺雑製程，於第一閘極結構下方的基底中形成P型口袋型摻雜區(pocket doped region)以及於第一閘極結構二側的基底中形成N型淡摻雜區(lightly doped drain，LDD)，以及於第二閘極結構一側的基底中形成N型摻雜區與P型摻雜區，其中P型口袋型摻雜區與N型淡摻雜區鄰接，P型摻雜區位於N型摻雜區的下方，且P型摻雜區與N型摻雜區彼此分離。而後，進行第二摻雜製程，於第一閘極結構二側的基底中分別形成第一N型源極區與第一N型汲極區，以及於第二閘極結構二側的基底中分別形成第二N型源極區與第二N型汲極區，其中N型摻雜區位於第二N型汲極區中且與第二N型汲極區的頂面連接，P型摻雜區位於第二N型汲極區下方且與第二N型汲極區的底面連接。

依照本發明實施例所述之靜電放電保護元件的製造方法，上述之P型摻雜區例如與第二N型汲極區的部分底面連接。

依照本發明實施例所述之靜電放電保護元件的製造方法，上述之P型摻雜區例如與第二N型汲極區的整個底面連接。

依照本發明實施例所述之靜電放電保護元件的製造方法，上述之N型摻雜區例如與第二N型汲極區的部分頂面連接。

依照本發明實施例所述之靜電放電保護元件的製造方法，上述之N型摻雜區例如與第二N型汲極區的整個頂面連接。

依照本發明實施例所述之靜電放電保護元件的製造方法，上述之第二N型汲極區的摻雜濃度例如大於N型摻雜區的摻雜濃度。

依照本發明實施例所述之靜電放電保護元件的製造方法，上述之基底例如為P型基底，且P型摻雜區的摻雜濃度大於基底的摻雜濃度。

本發明再提出一種半導體元件，其包括基底、記憶體以及靜電放電保護元件。基底具有記憶體區與周邊電路區。記憶體配置於記憶體區。靜電放電保護元件配置於周邊電路區。靜電放電保護元件包括閘極、閘介電層、N型源極區、N型汲極區、N型摻雜區以及P型摻雜區。閘介電層配置於基底上。閘極配置於閘介電層上。N型源極區與N型汲極區分別配置於閘極二側的基底中。N型摻雜區配置於N型汲極區中，且與N型汲極區的頂面連接。P型摻雜區配置於N型汲極區下方，且與N型汲極區的底面連接。

依照本發明實施例所述之半導體元件，上述之P型摻雜區例如與N型汲極區的部分底面連接。

依照本發明實施例所述之半導體元件，上述之P型摻雜區例如與N型汲極區的整個底面連接。

依照本發明實施例所述之半導體元件，上述之N型摻 雜區例如與N型汲極區的部分頂面連接。

依照本發明實施例所述之半導體元件，上述之N型摻雜區例如與N型汲極區的整個頂面連接。

依照本發明實施例所述之半導體元件，上述之N型汲極區的摻雜濃度例如大於N型摻雜區的摻雜濃度。

依照本發明實施例所述之半導體元件，上述之基底例如為P型基底，且P型摻雜區的摻雜濃度大於基底的摻雜濃度。

基於上述，在本發明的靜電放電保護元件中，由於N型汲極區下方配置有P型摻雜區，因此當靜電電流產生且流至靜電放電保護元件時，流至N型汲極區的靜電電流會向下流至P型摻雜區，藉此改變靜電電流的路徑，進而避免基底表面的元件受到靜電電流的影響而損壞。此外，本發明將上述P型摻雜區的形成步驟整合至記憶體區的製程中，因此可降低製程複雜度，且可降低生產成本。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1為依照本發明一實施例所繪示的靜電放電保護元件之剖面示意圖。請參照圖1，靜電放電保護元件10包括閘極102、閘介電層104、N型源極區106、N型汲極區108、N型摻雜區110以及P型摻雜區112。閘極102配置於基底100上。閘極102例如為多晶矽閘極、矽鍺閘極或金屬 閘極。閘介電層104配置於閘極102與基底100之間。閘介電層104例如為氧化層、氮化層、氮氧化層、經氮化的氧化層(nitrided oxide layer)、高介電常數層或其組合。N型源極區106與N型汲極區108分別配置於閘極102二側的基底100中。N型源極區106與N型汲極區108中的掺質例如為磷或砷，其掺雜濃度例如介於3×10¹⁵原子/平方公分至6×10¹⁵原子/平方公分。

此外，N型摻雜區110配置於N型汲極區108中，且與N型汲極區108的部分頂面連接。在本實施例中，N型摻雜區110配置為遠離閘極102。N型摻雜區110中的掺質例如為磷或砷，其掺雜濃度例如介於1×10¹⁵原子/平方公分至2×10¹⁵原子/平方公分。P型摻雜區112配置於N型汲極區108下方，且與N型汲極區108的部分底面連接。在本實施例中，P型摻雜區112配置為遠離閘極102，且P型摻雜區112的位置與N型摻雜區110的位置對應。當然，在其他實施例中，P型摻雜區112的位置也可以不與N型摻雜區110的位置對應。P型摻雜區112中的掺質例如為硼或銦，其掺雜濃度例如介於5×10¹³原子/平方公分至7×10¹³原子/平方公分。

需要注意的是，當基底100為摻雜有P型掺質的P型基底時，P型摻雜區112的掺雜濃度必須大於P型基底的掺雜濃度。P型基底的掺雜濃度例如介於7×10¹¹原子/平方公分至9×10¹¹原子/平方公分。

當靜電電流產生且流至靜電放電保護元件10時，靜 電電流會經由汲極接觸窗(未繪示)流至N型汲極區108。之後，由於N型汲極區108下方配置有P型摻雜區112，因此流至N型汲極區108的靜電電流會向下流至P型摻雜區112，藉此改變靜電電流的路徑，進而避免基底100表面的元件受到靜電電流的影響而損壞。

圖2為依照本發明另一實施例所繪示的靜電放電保護元件之剖面示意圖。請參照圖2，靜電放電保護元件20與靜電放電保護元件10的差別在於：在靜電放電保護元件20中，N型摻雜區110與P型摻雜區112配置為鄰近閘極102，且P型摻雜區112的位置與N型摻雜區110的位置對應。當然，在其他實施例中，P型摻雜區112的位置也可以不與N型摻雜區110的位置對應。

圖3為依照本發明又一實施例所繪示的靜電放電保護元件之剖面示意圖。請參照圖3，靜電放電保護元件30與靜電放電保護元件10的差別在於：在靜電放電保護元件30中，N型摻雜區110配置為鄰近閘極102，而P型摻雜區112配置為遠離閘極102。當然，在其他實施例中，也可以是N型摻雜區110配置為遠離閘極102，而P型摻雜區112配置為鄰近閘極102。

特別一提的是，在N型摻雜區110與N型汲極區108的部分頂面連接且P型摻雜區112與N型汲極區108的部分底面連接的情況下，N型摻雜區110與P型摻雜區112的位置並不限於圖1至圖3所示，N型摻雜區110與P型摻雜區112可視實際需求而配置於所需的位置。

圖4為依照本發明又一實施例所繪示的靜電放電保護元件之剖面示意圖。請參照圖4，靜電放電保護元件40與靜電放電保護元件10的差別在於：在靜電放電保護元件40中，N型摻雜區110與N型汲極區108的整個頂面連接，且P型摻雜區112與N型汲極區108的整個底面連接。

以下將以圖1中的靜電放電保護元件10為例來說明靜電放電保護元件的製造方法。本領域技術人員亦可將上述製造方法應用於製造本發明其他實施例中的靜電放電保護元件。

圖5A至圖5C為依照本發明一實施例所繪示的靜電放電保護元件之製造流程剖面示意圖。首先，請參照圖5A，提供具有記憶體區100a與周邊電路區100b的基底100。記憶體區100a為用以形成記憶體的區域，而周邊電路區100b為用以形成本發明的靜電放電保護元件的區域。然後，於記憶體區100a形成第一閘極結構500，以及於周邊電路區100b形成第二閘極結構502。

在本實施例中，第一閘極結構500包括穿隧介電層500a、浮置閘極500b、閘間介電層500c以及控制閘極500d。然而，本發明並不以此為限，第一閘極結構500亦可為其他熟知的記憶體閘極結構。此外，第二閘極結構502包括閘介電層104以及閘極102。第一閘極結構500與第二閘極結構502的形成方法為本領域技術人員所熟知，於此不再贅述。

然後，請參照圖5B，進行第一掺雑製程，於第一閘 極結構500下方的基底100中形成P型口袋型摻雜區504以及於第一閘極結構500二側的基底100中形成N型淡摻雜區506，以及於第二閘極結構502一側的基底100中形成N型摻雜區110與P型摻雜區112。P型口袋型摻雜區504與N型淡摻雜區506鄰接。第一掺雑製程例如為離子植入製程。藉由控制離子植入的深度，使得P型摻雜區112位於N型摻雜區110的下方，且P型摻雜區112與N型摻雜區110彼此分離。P型口袋型摻雜區504與P型摻雜區112中的掺質例如為硼或銦，其掺雜濃度例如介於5×10¹³原子/平方公分至7×10¹³原子/平方公分。N型淡摻雜區506與N型摻雜區110中的掺質例如為磷或砷，其掺雜濃度例如介於1×10¹⁵原子/平方公分至2×10¹⁵原子/平方公分。

之後，請參照圖5C，進行第二摻雜製程，於第一閘極結構500二側的基底100中形成N型源極/汲極區508，以及於第二閘極結構502二側的基底100中分別形成N型源極區106與N型汲極區108，以形成靜電放電保護元件10。第二掺雑製程例如為離子植入製程。藉由控制離子植入的深度，使得N型摻雜區110位於N型汲極區108中且與N型汲極區108的部分頂面連接，P型摻雜區112位於N型汲極區108下方且與N型汲極區108的部分底面連接。N型源極/汲極區508、N型源極區106與N型汲極區108中的掺質例如為磷或砷，其掺雜濃度例如介於3×10¹⁵原子/平方公分至6×10¹⁵原子/平方公分。

在上述靜電放電保護元件10的製造過程中，周邊電 路區100b中的N型摻雜區110與P型摻雜區112以及記憶體區100a中的P型口袋型摻雜區504與N型淡摻雜區506是在同一掺雑製程中形成，亦即不需使用額外的步驟來形成本發明中用以改變靜電電流的路徑的N型摻雜區110與P型摻雜區112，因而降低了靜電放電保護元件的製程複雜度，且降低了生產成本。

圖6為靜電放電保護元件中電壓與電流的關係圖。由圖6可以看出，將本發明實施例的靜電放電保護元件(N型汲極區中形成有N型摻雜區，且N型汲極區下方形成有P型摻雜區)與先前技術的靜電放電保護元件(N型汲極區中未形成有N型摻雜區，且N型汲極區下方未形成有P型摻雜區)相比，本發明實施例的靜電放電保護元件可具有較低的導通電阻(turn-on resistance)，因此在施加相同電壓的情況下，本發明實施例的靜電放電保護元件可承受較高的電流。因此，本發明實施例的靜電放電保護元件可具有較佳的靜電放電保護效果。

此外，在形成靜電放電保護元件之後，還會形成與N型源極區、N型汲極區電性連接的接觸窗(contact)。以下將以靜電放電保護元件10為例作說明。

圖7為在形成靜電放電保護元件之後形成接觸窗的剖面示意圖。請參照圖7，形成覆蓋靜電放電保護元件10的介電層704，且於介電層704中形成接觸窗700、702，其中接觸窗700與N型源極區106電性連接，而接觸窗702與N型汲極區108電性連接。接觸窗700與第二閘極結構 502之間具有距離L1，且接觸窗702與第二閘極結構502之間具有距離L2，其中距離L2大於或等於距離L1。距離L1例如介於0.5μm至1μm之間。距離L2例如介於1μm至3μm之間。距離L2較佳為2μm，使得靜電放電保護元件10能夠具有較佳的第二崩潰失效電流(second breakdown failure current)。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10、20、30、40‧‧‧靜電放電保護元件

100‧‧‧基底

100a‧‧‧記憶體區

100b‧‧‧周邊電路區

102‧‧‧閘極

104‧‧‧閘介電層

106‧‧‧N型源極區

108‧‧‧N型汲極區

110‧‧‧N型摻雜區

112‧‧‧P型摻雜區

500‧‧‧第一閘極結構

500a‧‧‧穿隧介電層

500b‧‧‧浮置閘極

500c‧‧‧閘間介電層

500d‧‧‧控制閘極

502‧‧‧第二閘極結構

700、702‧‧‧接觸窗

704‧‧‧介電層

圖1為依照本發明一實施例所繪示的靜電放電保護元件之剖面示意圖。

圖2為依照本發明另一實施例所繪示的靜電放電保護元件之剖面示意圖。

圖3為依照本發明又一實施例所繪示的靜電放電保護元件之剖面示意圖。

圖4為依照本發明又一實施例所繪示的靜電放電保護元件之剖面示意圖。

圖5A至圖5C為依照本發明一實施例所繪示的靜電放電保護元件之製造流程剖面示意圖。

圖6為靜電放電保護元件中電壓與電流的關係圖。

圖7為在形成靜電放電保護元件之後形成接觸窗的剖 面示意圖。

10‧‧‧靜電放電保護元件

100‧‧‧基底

102‧‧‧閘極

104‧‧‧閘介電層

106‧‧‧N型源極區

108‧‧‧N型汲極區

110‧‧‧N型摻雜區

112‧‧‧P型摻雜區

Claims (21)

1. 一種靜電放電保護元件，包括：一閘介電層，配置於一基底上；一閘極，配置於該閘介電層上；一N型源極區與一N型汲極區，分別配置於該閘極二側的該基底中；一N型摻雜區，配置於該N型汲極區中，且與該N型汲極區的頂面連接，且該N型源極區中並未配置有該N型摻雜區；以及一P型摻雜區，配置於該N型汲極區下方，且與該N型汲極區的底面連接，且該N型源極區下方並未配置有該P型摻雜區。
2. 如申請專利範圍第1項所述之靜電放電保護元件，其中該P型摻雜區與該N型汲極區的部分底面連接。
3. 如申請專利範圍第1項所述之靜電放電保護元件，其中該P型摻雜區與該N型汲極區的整個底面連接。
4. 如申請專利範圍第1項所述之靜電放電保護元件，其中該N型摻雜區與該N型汲極區的部分頂面連接。
5. 如申請專利範圍第1項所述之靜電放電保護元件，其中該N型摻雜區與該N型汲極區的整個頂面連接。
6. 如申請專利範圍第1項所述之靜電放電保護元件，其中該N型汲極區的摻雜濃度大於該N型摻雜區的摻雜濃度。
7. 如申請專利範圍第1項所述之靜電放電保護元 件，其中該基底為P型基底，且該P型摻雜區的摻雜濃度大於該基底的摻雜濃度。
8. 一種靜電放電保護元件的製造方法，包括：提供一基底，該基底具有一記憶體區與一周邊電路區；於該記憶體區形成一第一閘極結構，以及於該周邊電路區形成一第二閘極結構；於該第一閘極結構下方的該基底中形成一P型口袋型摻雜區以及於該第一閘極結構二側的該基底中形成一N型淡摻雜區，以及於該第二閘極結構一側的該基底中形成一N型摻雜區與一P型摻雜區，其中該P型口袋型摻雜區與該N型淡摻雜區鄰接，該P型摻雜區位於該N型摻雜區的下方；以及於該第一閘極結構二側的該基底中分別形成一第一N型源極區與一第一N型汲極區，以及於該第二閘極結構二側的該基底中分別形成一第二N型源極區與一第二N型汲極區，其中該N型摻雜區位於該第二N型汲極區中且與該第二N型汲極區的頂面連接，且該第二N型源極區中並未形成有該N型摻雜區，P型摻雜區位於該第二N型汲極區下方且與該第二N型汲極區的底面連接，且該第二N型源極區下方並未形成有該P型摻雜區。
9. 如申請專利範圍第8項所述之靜電放電保護元件的製造方法，其中該P型摻雜區與該第二N型汲極區的部分底面連接。
10. 如申請專利範圍第8項所述之靜電放電保護元件的製造方法，其中該P型摻雜區與該第二N型汲極區的整個底面連接。
11. 如申請專利範圍第8項所述之靜電放電保護元件的製造方法，其中該N型摻雜區與該第二N型汲極區的部分頂面連接。
12. 如申請專利範圍第8項所述之靜電放電保護元件的製造方法，其中該N型摻雜區與該第二N型汲極區的整個頂面連接。
13. 如申請專利範圍第8項所述之靜電放電保護元件的製造方法，其中該第二N型汲極區的摻雜濃度大於該N型摻雜區的摻雜濃度。
14. 如申請專利範圍第1項所述之靜電放電保護元件的製造方法，其中該基底為P型基底，且該P型摻雜區的摻雜濃度大於該基底的摻雜濃度。
15. 一種半導體元件，包括：一基底，具有一記憶體區與一周邊電路區；一記憶體，配置於該記憶體區；以及一靜電放電保護元件，配置於該周邊電路區，該靜電放電保護元件包括：一閘介電層，配置於該基底上；一閘極，配置於該閘介電層上；一N型源極區與一N型汲極區，分別配置於該閘極二側的該基底中； 一N型摻雜區，配置於該N型汲極區中，且與該N型汲極區的頂面連接，且該N型源極區中並未配置有該N型摻雜區；以及一P型摻雜區，配置於該N型汲極區下方，且與該N型汲極區的底面連接，且該N型源極區下方並未配置有該P型摻雜區。
16. 如申請專利範圍第15項所述之半導體元件，其中該P型摻雜區與該N型汲極區的部分底面連接。
17. 如申請專利範圍第15項所述之半導體元件，其中該P型摻雜區與該N型汲極區的整個底面連接。
18. 如申請專利範圍第15項所述之半導體元件，其中該N型摻雜區與該N型汲極區的部分頂面連接。
19. 如申請專利範圍第15項所述之半導體元件，其中該N型摻雜區與該N型汲極區的整個頂面連接。
20. 如申請專利範圍第15項所述之半導體元件，其中該N型汲極區的摻雜濃度大於該N型摻雜區的摻雜濃度。
21. 如申請專利範圍第15項所述之半導體元件，其中該基底為P型基底，且該P型摻雜區的摻雜濃度大於該基底的摻雜濃度。