TWI505133B - 積體電路設計保護裝置及其方法 - Google Patents

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TWI505133B TW102117927A TW102117927A TWI505133B TW I505133 B TWI505133 B TW I505133B TW 102117927 A TW102117927 A TW 102117927A TW 102117927 A TW102117927 A TW 102117927A TW I505133 B TWI505133 B TW I505133B
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Description

積體電路設計保護裝置及其方法
本發明係有關於一種積體電路中的裝置，尤指一種在積體電路中用以保護該積體電路之設計的裝置。
當積體電路代工成為一種經濟趨勢之際，多數的積體電路(IC)設計公司會將他們的積體電路製造委由第三方的代工廠代工。然而，這樣的作法可能會增加保護其積體電路設計之智慧財產(intellectual property,IP)的困難度，並可能造成積體電路設計公司巨大的損失。此外，盜版的積體電路很可能是有缺陷的，如果這些盜版積體電路被使用在關鍵設備，則可能會把人眾的生命置於危險之中。此外，如果積體電路是用於軍事設備，則國家安全則可能因敵方對積體電路使用了反向工程而遭到侵害。
積體電路的反向工程可能是透過解封(decapsulation,DECAP)來進行，而這是的一種相關產業中常見積體電路的反向工程。因此，找出一種能防止積體電路被仿製，或者至少能增加其他人對積體電路進行反向工程的困難度以保護其積體電路設計之智慧財產的方法，這對此業界的人來說是很重要的。
本發明一實施例揭露一種積體電路設計保護裝置，其包含切換裝置以及非揮發性記憶體。該切換裝置包含M個輸入埠、N個多工器以及S個 選擇端。N個多工器的每個多工器包含I個輸入端、一個輸出端以及至少一選擇端。其中，上述I個輸入端耦接於該些M個輸入埠中的I個輸入埠，而該輸出端耦接於上述N個輸出埠中的一個輸入埠。所述非揮發性記憶體耦接於該切換裝置的S個選擇端，用以提供多個選擇碼至該切換裝置。其中，M≧N≧1，且M、N、I及S皆為正整數。
本發明另一實施例揭露一種積體電路的設計保護方法。該設計保護方法首先在該積體電路中配置第一電路及第二電路。之後，模擬該第一電路及該第二電路的功能。對該第一電路及該第二電路進行佈局及佈線。將該第一電路的多個連接埠對應至該第二電路的多個連接埠。在該積體電路的該第一電路及該第二電路之間，設置一積體電路設計保護裝置。其中，該積體電路設計保護裝置包含一切換裝置及一非揮發性記憶體，而該切換裝置包含複數個耦接於該非揮發性記憶體的多工器。該設計保護方法還產生多個選擇碼以輸入至該些多工器。連結該些選擇碼至該些多工器。產生多個佈局檔。依據該些佈局檔，處理該積體電路。程式化該些選擇碼於該非揮發性記憶體中，以及對該積體電路進行打線及封裝。
100‧‧‧積體電路
102‧‧‧傀儡輸入連接
104‧‧‧實際輸入連接
106‧‧‧實際輸出連接
120‧‧‧積體電路設計保護裝置
202‧‧‧非揮發性記憶體
204‧‧‧切換裝置
206‧‧‧多工器
208‧‧‧輸入端
210‧‧‧輸出端
212‧‧‧選擇端
218‧‧‧輸入埠
220‧‧‧輸出埠
304至338、404至434‧‧‧流程步驟
A1至An、B1至Bn‧‧‧電路區塊
第1圖為依據本發明一實施例之積體電路的功能方塊圖。
第2圖為第1圖之積體電路設計保護裝置之功能方塊圖。
第3A圖及第3B圖為依據本發明一實施例之方法以保護第1圖之積體電路的流程圖。
第4A圖及第4B圖為依據本發明另一實施例之方法以保護第1圖之積體電路的流程圖。
請參考第1圖及第2圖。第1圖為依據本發明一實施例之積體電路100的功能方塊圖。積體電路100可包括複數個電路區塊A1至An以及B1至Bn、積體電路設計保護裝置120、複數個傀儡(dummy)輸入連接102、複數個實際輸入連接104以及複數個實際輸出連接106。積體電路設計保護裝置120用以根據其本身被程式化的內容，藉由實際輸入連接104以及實際輸出連接106，將上述電路區塊A1至An中的至少一個電路區塊連接至電路區塊B1至Bn中所對應的電路區塊。積體電路設計保護裝置120亦耦接至上述多個傀儡輸入連接102。
第2圖為第1圖之積體電路設計保護裝置120之功能方塊圖。積體電路設計保護裝置120可包括非揮發性記憶體202以及切換裝置204。切換裝置204可具有M個輸入埠218以及N個輸出埠220，且可具有N個多工器206。每一個多工器206可具有I個輸入端208、一個輸出端210以及至少一個選擇端212。N個多工器206的選擇端212的總數等於S。非揮發性記憶體202耦接於每一個多工器206的選擇端212。M、N、I和S皆為正整數，且M≧N≧1。為使說明簡潔便於瞭解，第2圖中僅繪示了三個多工器206，但本發明並不以此為限，切換裝置204中可具有N個多工器206。以最左側的多工器206為例，並假設M等於8、N等於3、I等於4，且最左側的多工器206具有兩個選擇端212。最左側的多工器206的四個輸入端208耦接於切換裝置204的八個輸入埠218中的四個輸入埠208，且此四個輸入端208中只有一個輸入端208耦接於上述多個實際輸入連結104中的一個，而四個輸入端208中其餘三個輸入端208則耦接於上述多個傀儡輸入連接102。最左側的多工器206的輸出端210耦接於切換裝置204的三個輸出埠220中的一個輸出埠220。最左側的多工器206的兩個選擇端212耦接於非揮發性記憶體202，並自非揮發性記憶體202接收一個選擇碼。
選擇端的每一連結可表示上述選擇碼的一個位元，且因最左側的多工器206的兩個選擇端212耦接於非揮發性記憶體202，多工器206可自非揮發性記憶體202接收一個兩位元的選擇碼。以上述的兩位元的選擇碼是「00」為例，多工器206的最左側的輸入端208的訊號可被輸出至多工器206的輸出端210，以作為實際輸出連接106的訊號，以建立電路區塊A1至An其中一個電路區塊與電路區塊B1至Bn中一個對應的電路區塊之間的電性連接。其中，傀儡輸入連接102的訊號不會被輸出。此外，非揮發性記憶體202可被程式化，以儲存每一個多工器206的選擇碼，如此可藉由每個多工器206的選擇端212控制每個多工器206選擇實際輸入連接104的訊號作為實際輸出連結106的訊號，並忽略每個多工器206的傀儡輸入連接102的訊號。因此，切換裝置204的M個輸入埠218中的N個輸入埠218電性連接至實際輸入連接104，以將實際輸入連接104的訊號輸出至與上述N個輸出埠220耦接的實際輸出連接106。切換裝置204的其他M-N個輸入埠218為耦接至傀儡輸入連接102的傀儡輸入埠，而不被用來在積體電路100中傳遞訊號。
非揮發性記憶體202可藉由使用浮動閘(floating gate)技術或抗熔絲切換(antifuse switch)技術被程式化，以儲存上述的多個選擇碼。因盜版的積體電路製造者很難存取其中所儲存的多個選擇碼，故積體電路很不容易被仿製，而可確保其安全性。
如第1圖及第2圖所示，只有積體電路的設計者才知道哪些耦接至積體電路設計保護裝置120的連接是實際輸入連接104，而需要被輸出至實際輸出連接106，以將電路區塊A1至An耦接至對應的電路區塊B1至Bn。積體電路的設計者可將上述多個選擇碼程式化至非揮發性記憶體202，如此在不知道該些選擇碼的情況下，即無法知道電路區塊A1至An的哪些連接是對應至電路區塊B1至Bn的連接，而使得積體電路100中的實際連接無法被 反向工程。如此一來，積體電路100的設計即可獲得保護。
第3A圖及第3B圖為依據本發明一實施例之方法300以保護第1圖之積體電路100的流程圖。方法300可包括下列步驟：
步驟304：在積體電路100中配置第一電路及第二電路。
步驟306：模擬第一電路及第二電路的功能。
步驟308：對第一電路及第二電路進行佈局及佈線。
步驟310：進行第一電路及第二電路的第一時序分析(timing analysis)以及提取(extraction)。
步驟312：執行第一電路及第二電路的第一模擬。
步驟314：將第一電路的多個連接埠對應至第二電路的多個連接埠。
步驟316：在積體電路100內的第一電路及第二電路之間，設置積體電路設計保護裝置120。
步驟318：產生多個選擇碼以輸入至該些多工器206。
步驟320：連結該些選擇碼至該些多工器206。
步驟322：進行積體電路100的第二時序分析以及提取。
步驟324：執行積體電路100的第二模擬，並檢查積體電路100是否通過第二模擬；若通過，則執行步驟326；若不通過，則執行318。
步驟326：產生多個佈局檔。
步驟328：依據該些佈局檔，進行積體電路100製程。
步驟330：將該些選擇碼程式化於非揮發性記憶體202中。
步驟332：對積體電路100進行晶圓測試(wafer test)。
步驟334：對積體電路100進行打線及封裝。
步驟336：對積體電路100進行最終測試(final test)。
步驟338：對積體電路100進行出貨。
方法300的第一電路可為第1圖中的電路區塊A1至An，而方法300的第二電路可為第1圖中的電路區塊B1至Bn。積體電路設計者於步驟304中設計並配置第一電路及第二電路。步驟308中對第一電路及第二電路進行佈局及佈線可藉由電子設計自動化(electronic design automation,EDA)工具來進行。在步驟314中，除了積體電路設計者可決定並選擇對應的連接之外，亦可由電子設計自動化工具協助積體電路設計者選擇第一電路的連接埠與第二電路的連接埠之間的對應連接。在步驟316中，積體電路設計保護裝置120被設置在積體電路100內的第一電路及第二電路之間。之後，在步驟318及320中，該些選擇碼由積體電路設計者輸入或由電子設計自動化工具產生，並被連結至電路模擬，而作為步驟322及324所使用的後模擬限制(post simulation constraint)。若在步驟318所產生並輸入至上述多個多工器206的多個選擇碼是正確的，則積體電路100可通過步驟324中的後模擬(post simulation)；反之，積體電路100則未能通過後模擬，且步驟318、320、322及324須重新被執行。步驟326中的佈局檔可為GDS II檔案。在步驟328中，進行積體電路100製程。在步驟330中，積體電路設計者在此階段實際上會將上述多個選擇碼程式化於非揮發性記憶體202中。換言之，上述多個選擇碼可於完成積體電路100的製造後再被程式化。如此，即使第三方的製造者也無法知道對應多個連結的多個選擇碼，而使得積體電路100受到強大的保護，而免於非法的盜版。在本實施例中，步驟310及312可選擇性地省略，而僅執行步驟322及324中積體電路的時序分析、提取及模擬。
第4A圖及第4B圖為依據本發明另一實施例之方法400以保護第1圖之積體電路100的流程圖。方法400可包括下列步驟：
步驟404：在積體電路100中配置第一電路及第二電路； 步驟406：模擬第一電路及第二電路的功能。
步驟408：將第一電路的多個連接埠對應至第二電路的多個連接埠。
步驟410：在積體電路100內的第一電路及第二電路之間，設置積體電路設計保護裝置120。
步驟412：產生多個選擇碼以輸入至該些多工器206。
步驟414：連結該些選擇碼至該些多工器206。
步驟416：對第一電路及第二電路進行佈局及佈線。
步驟418：進行積體電路100的時序分析以及提取。
步驟420：執行積體電路100的模擬，並檢查積體電路100是否通過模擬；若通過，則執行步驟422；若不通過，則執行412。
步驟422：產生多個佈局檔。
步驟424：依據該些佈局檔，進行積體電路100製程。
步驟426：將該些選擇碼程式化於非揮發性記憶體202中。
步驟428：對積體電路100進行晶圓測試(wafer test)。
步驟430：對積體電路100進行打線及封裝。
步驟432：對積體電路100進行最終測試(final test)。
步驟434：對積體電路100進行出貨。
在第4A圖及第4B圖中，電子設計自動化工具除了具有佈局及佈線功能之外，還可整合功能並支援工作流程以執行步驟408至420。步驟418及420可以執行如同積體電路100的後模擬(post simulation)一般。倘若步驟412中所產生而被輸入至上述多個多工器206的多個選擇碼是正確的，積體電路100可通過步驟420的後模擬；反之，積體電路100則未能通過後模擬，而步驟412、414、418及420須重新被執行。
綜上所述，本發明揭露一種積體電路設計保護裝置及方法，而可藉由將多個選擇碼儲存於非揮發性記憶體的方式，保護積體電路設計者的智慧財產。藉此，只有積體電路設計者才知道該些選擇碼以正確地連接電路區塊之間的多個對應連接，且因該些選擇碼是在積體電路被製造完成後才被程式化至非揮發性記憶體，故即或是第三方的製造者也而無法知道該些選擇碼。此外，倘若有人嘗試解封(DECAP)積體電路，他可能會被傀儡輸入連接所矇騙，而在不知道非揮發性記憶體中的該些選擇碼的情況下，無法得知實際連接的任何資訊。如此，可確實地提升積體電路於設計及製造的安全性，並防止積體電路設計被非法地複製或盜取。
以上所述僅為本發明之較佳實施例，凡依本發明實施方式所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
102‧‧‧傀儡輸入連接
104‧‧‧實際輸入連接
106‧‧‧實際輸出連接
120‧‧‧積體電路設計保護裝置
202‧‧‧非揮發性記憶體
204‧‧‧切換裝置
206‧‧‧多工器
208‧‧‧輸入端
210‧‧‧輸出端
212‧‧‧選擇端
218‧‧‧輸入埠
220‧‧‧輸出埠

Claims (14)

  1. 一種積體電路設計保護裝置，包含：一切換裝置，包含：M個輸入埠，包含N個實際輸入埠以及M-N個傀儡(dummy)輸入埠，而每個傀儡輸入埠不被用來傳遞訊號；N個輸出埠；N個多工器，該些N個多工器的每個多工器包含：I個輸入端，耦接於該些M個輸入埠中的I個輸入埠；一輸出端，耦接於該些N個輸出埠中的一個輸入埠；以及至少一選擇端；以及S個選擇端；以及一非揮發性記憶體，耦接於該切換裝置的該些S個選擇端，用以提供多個選擇碼至該切換裝置；其中，M≧N≧1，且M、N、I及S皆為正整數。
  2. 如請求項1所述之積體電路設計保護裝置，其中該非揮發性記憶體耦接於每一該些N個多工器的該至少一選擇端。
  3. 如請求項1所述之積體電路設計保護裝置，其中該多個選擇碼藉由浮動閘(floating gate)技術被儲存於該非揮發性記憶體。
  4. 如請求項1所述之積體電路設計保護裝置，其中該多個選擇碼藉由抗熔絲切換(antifuse switch)技術被儲存於該非揮發性記憶體。
  5. 一種積體電路的設計保護方法，包含：在該積體電路中配置第一電路及第二電路； 模擬該第一電路及該第二電路的功能；對該第一電路及該第二電路進行佈局及佈線；將該第一電路的多個連接埠對應至該第二電路的多個連接埠；在該積體電路內的該第一電路及該第二電路之間，設置一積體電路設計保護裝置，該積體電路設計保護裝置包含一切換裝置及一非揮發性記憶體，該切換裝置包含複數個耦接於該非揮發性記憶體的多工器；產生多個選擇碼以輸入至該些多工器；連結該些選擇碼至該些多工器；產生多個佈局檔；依據該些佈局檔，進行該積體電路製程；程式化該些選擇碼於該非揮發性記憶體中；以及對該積體電路進行打線及封裝。
  6. 如請求項5所述之積體電路的設計保護方法，更包含：在對該第一電路及該第二電路進行佈局及佈線後，進行一時序分析(timing analysis)及提取(extraction)。
  7. 如請求項6所述之積體電路的設計保護方法，更包含：在進行該時序分析及提取後，執行該第一電路及該第二電路的模擬。
  8. 如請求項5所述之積體電路的設計保護方法，更包含：在連結該些選擇碼至該些多工器後，進行一時序分析及提取。
  9. 如請求項8所述之積體電路的設計保護方法，更包含：在進行該時序分析及提取後，執行該第一電路及該第二電路的模擬。
  10. 如請求項5所述之積體電路的設計保護方法，其中程式化該些選擇碼於該非揮發性記憶體中包含：使用浮動閘(floating gate)技術將該些選擇碼程式化於該非揮發性記憶體中。
  11. 如請求項5所述之積體電路的設計保護方法，其中程式化該些選擇碼於該非揮發性記憶體中包含：使用抗熔絲切換(antifuse switch)技術將該些選擇碼程式化於該非揮發性記憶體中。
  12. 如請求項5所述之積體電路的設計保護方法，其中連結該些選擇碼至該些多工器後，才對該第一電路及該第二電路進行佈局及佈線。
  13. 如請求項5所述之積體電路的設計保護方法，更包含：於程式化該些選擇碼於該非揮發性記憶體中之後，測試該積體電路。
  14. 如請求項5所述之積體電路的設計保護方法，更包含：於對該積體電路進行打線及封裝之後，測試該積體電路。
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