TWI503925B - 積體電路晶片 - Google Patents

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Description

積體電路晶片
本發明係有關於半導體積體電路(semiconductor integrated circuit)裝置。更特別的，本發明有關於改良之積體電路晶片，且其內連接(interconnection)方案可減少晶片之電壓降(IR drop)。
大規模(large scale)積體半導體電路裝置之設計進程中，裝置之各個區塊(block)通常係彼此平行的設計以與裝置特性相輔相成。於設計大規模裝置之進程中，通常採用積木式(building-block)設計法，裝置之電路被分為多個電路區塊並且各個電路區塊被同時設計。裝置之整體設計(overall design)隨後藉由整合上述多個組成區塊來實現。
積體電路(integrated circuit，IC)通常具有大量電路區塊，電源及其他信號係透過積體電路元件中的多層導體從晶片外部供應至晶片內的各個電路區塊，並且在電路區塊之間及各電路區塊內的單元胞(cell)間進行分送。
眾所週知，自上視積體電路基底之方向可以看出，導體係為藉由微影製程將導電材料層圖案化所形成的各層導線。導線所處的不同層之間係利用絕緣層(insulating layer)相互區隔，以避免處於不同層且方向交叉的導線彼此實體或電性連接。若欲電性連接不同層的導線，則需要在絕緣層中設置導電介層窗插塞(via plug)以連接兩導體。
典型地，於積體電路晶片中，內連接金屬層最頂端之兩層係用於電源及接地佈線(power and ground routing)。然而，上述方法將不可避免的引入嚴重的電壓下降(或者IR降)，導致功率消耗增加以及信號配時速度(signal timing speed)減慢。因此，亟需一種積體電路晶片裝置之改進式電源及接地佈線架構，其能夠減小金屬層電阻，從而降低晶片電壓降並改善晶片效能。
有鑑於此，本發明提供如下技術方案：本發明提供一種積體電路晶片，包含：半導體基底；第一內連接線，具有位於半導體基底上之第一部份及第二部份，其中第二部份與第一部份分離；第二內連接線，位於第一內連接線下方；第一介層窗插塞，將第一部份電性耦接至第二內連接線；導電層，位於第一內連接線及第二內連接線之間；以及第二介層窗插塞，將導電層電性耦接至第二部份，其中導電層並非一積體電容之電極板。
本發明另提供一種積體電路晶片，包含：半導體基底，其上具 有多個金屬層；電源線或接地線，形成於多個金屬層之最上層，電源線或接地線具有第一部份及第二部份，其中第二部份與第一部份分離；下層內連接線，位於電源線或接地線下方；第一介層窗插塞，形成於金屬層間介電層中，用於將第一部份電性耦接至下層內連接線，金屬層間介電層位於電源線或接地線與下層內連接線之間；以及金屬-絕緣體-金屬架構，形成於金屬層間介電層中，金屬-絕緣體-金屬架構經由第二介層窗插塞電性耦接至第二部份，其中該金屬-絕緣體-金屬架構包含一上層金屬板、一下層金屬板以及介於上層金屬板與下層金屬板之間之一電容介電層。
以上所述之積體電路晶片可降低積體電路元件電壓降並改善晶片效能。
在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域中具有通常知識者應可理解，製造商可能會用不同的名詞來稱呼同樣的元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的基準。在通篇說明書及後續的請求項當中所提及的「包含」係為一開放式的用語，故應解釋成「包含但不限定於」。另外，「耦接」一詞在此係包含任何直接及間接的電氣連接手段。因此，若文中描述一第一裝置耦接於一第二裝置，則代表第一裝置可直接電氣連接於第二裝置，或透過其它裝置或連接手段間接地電氣連接 至第二裝置。
本發明係有關於與當前半導體製程(manufacturing process)相容之內連接架構(interconnect structure)，且上述架構可減小金屬層電阻，從而降低積體電路晶片之電壓降，進而改良晶片之效能(諸如功率消耗以及速度)。一方面，本發明係有關於積體電路晶片裝置，所述積體電路晶片裝置可將金屬-絕緣體-金屬(metal-insulator-metal，MIM)架構或者類似於MIM之架構合併(incorporate)至內連接網路(interconnection network)，例如電源或接地信號線(power or ground signal line)，以降低晶片之電壓降，從而改善晶片之效能。本發明之內連接架構可用於數位電路。此外，本發明之內連接架構可於積體電路晶片內提供額外之佈線路徑(routing path)。
以下將結合附圖來說明本發明之實施例。於說明書以及附圖中，將以符號“Mn”代表製作於積體電路晶片中最上層(topmost level)之金屬層，而以“Mn-1”代表較最上層之金屬層低一層之金屬層，以此類推，其中，於某些實施例中，n介於5和8之間，但並非僅限於此。符號“V”係代表連接鄰近兩導電金屬層之介層窗插塞(via plug)。舉例而言，V5代表將M5內連接至M6之介層窗插塞。
第1圖係依本發明實施例之積體電路晶片1a之部份剖面(cross-sectional)示意圖，積體電路晶片1a中製作有六層銅金屬層(M1-M6)。儘管本實施例之金屬層係為銅製成，但其並非本發明之限制，所述金屬層之材料可包含銅、鋁、銅鋁混合或者其他適合材 料。第1圖中之積體電路晶片1a之製作係基於所謂的1P6M方案(一多晶矽層及六銅金屬層)。然而，本發明亦可適用於其他內連接方案中，諸如1P3M、1P4M、1P5M、1P7M或者1P8M等等。
第1圖中所例示之積體電路晶片1a包含半導體基底100，例如矽基底、絕緣層上覆矽(silicon-on-insulator，SOI))基底、矽鍺(SiGe)基底或者其他基底。在半導體基底100上形成有多層金屬層間介電(inter-metal dielectric，IMD)層110-132。電路元件110，例如電晶體(transistor)、電容或記憶格(memory cell)則製造於半導體基底100之主表面(main surface)上。IMD層110-132可由低介電常數(low dielectric constant，low-k)材料或者超低介電常數材料構成，但不限於此。IMD層110-132亦可包含習知介電層，例如氧化矽(silicon oxide)、氮化矽(silicon nitride)、碳化矽(silicon carbide)或氮氧化矽(silicon oxy-nitride)。此處描述之低介電常數或者超低介電常數材料可包含有機材料(例如SiLK)或者無機材料(例如HSQ)，其可具有多孔(porous)特性或非多孔(non-porous)特性。
依據本發明之第一實施例，M1-M6及相應的各介層窗插塞V1~V5可使用銅嵌刻製程(copper damascene process)或者雙嵌刻製程(dual damascene process)製造，上述製程係本領域中熟知之技藝，故不做進一步討論。銅金屬層之第一層(level)，亦即M1，係形成於IMD層112中。接觸插塞(contact plug)220(例如鎢插塞)可形成於IMD層110中，用以將M1連接至電路元件101。銅金屬層之第二層，亦即M2，係形成於IMD層116中。介層窗插塞V1(例如以嵌 刻銅介層窗插塞型態與V2整合之介層窗插塞)，係形成於IMD層114中，用以將M1連接至M2。銅金屬層之第三層，亦即M3，係形成於IMD層120中。介層窗插塞V2係形成於IMD層118中，用以將M2連接至M3。銅金屬層之第四層，亦即M4，係形成於IMD層124中。介層窗插塞V3係形成於IMD層122中，用以將M3連接至M4。銅金屬層之第五層，亦即M5，係形成於IMD層128中。介層窗插塞V4係形成於IMD層126中，用以將M4連接至M5。銅金屬層之最上層，亦即M6，係形成於IMD層132中。介層窗插塞V5係形成於IMD層130中，用以將M5連接至M6。IMD層132之上形成有第一保護層(passivation layer)140，且第一保護層140覆蓋住暴露出來的(exposed)M6層。第一保護層140可包含氧化矽、氮化矽、聚酰亚胺(polyimide)或者其他適合材料。第二保護層142可形成於第一保護層140之上。第二保護層142可包含氧化矽、氮化矽、聚亞醯胺(polyimide)或者其他適合材料。
積體電路晶片1a可進一步包含形成於IMD層132內之電源或接地環(power or ground ring)404，用於分送電源或接地信號至電路元件101，舉例而言，經由介層窗插塞堆疊(via stack)502來分送。本發明之一特點係為經由介層窗插塞602，用於分送電源或接地信號至積體電路晶片1a之電路區塊之電源或接地環404可電性耦接於其下之導電架構600。如第1圖所示，導電架構600及介層窗插塞602均製作於IMD層130中，IMD層130位於M5層與M6層之間，介層窗插塞V5亦形成於M5層與M6層之間。依據本發明，導電架構600可為導電層，其與MIM架構或者類似於MIM之架構之頂板 (top plate)及/或底板(bottom plate)同時形成，或者與積體電路晶片1a中其他部份中之MIM電容同時形成之MIM架構或者類似於MIM之架構之頂板及/或底板同時形成。導電架構600及介層窗插塞602可均為大體上與上覆的電源或接地環圖案(pattern)一致之線型(line shaped)佈局。
第2圖係本發明另一實施例之剖面示意圖，其中類似數字編號指定類似元件、層或者區域。如第2圖所示，同樣的，積體電路晶片1b可包含半導體基底100及形成於半導體基底100上之電路元件(第2圖中未繪示)，例如電晶體、電容或者記憶格。在半導體基底100上形成有多層IMD。積體電路晶片1b包含可使用銅嵌刻製程或者雙嵌刻製程製作之n層(M1-Mn)銅金屬內連接及相應的各介層窗插塞(V1-Vn-1)，上述製程於本領域中係為熟知之技藝，故不做進一步討論。儘管本實施例之金屬層係為銅製成，但並非本發明之限制，所述金屬層之材料可包含銅、鋁、銅鋁混合或者其他適合材料。
為簡潔起見，於第2圖中，僅繪示IMD層128-132及形成於Mn及Mn-1層之相應金屬圖案。第一保護層140可形成於IMD層132之上並覆蓋暴露出來的Mn層。上層內連接線(例如電源或接地環404)可形成於IMD層132中。下層內連接線(可為電源或接地環406)可形成於IMD層128中。藉由將形成於IMD層130中之導電層610經由介層窗插塞612耦接至上覆的電源或接地環404，電壓降可被降低。藉由上述做法，電源或接地環404之片電阻(sheet resistance)被減少。導電層610可與積體電路晶片1b中其他部份之 MIM電容之頂板或者底板同時形成。上層內連接線中耦接於導電層610之部份可與上層內連接線中耦接於下層內連接線之部份分離。下層內連接線可經由介層窗插塞712耦接於上層內連接線。
依據本實施例，IMD層130之厚度介於7500埃(angstrom)至8500埃之間，導電層610之厚度介於750埃至6000埃之間。於一實施例中，導電層610之厚度較Mn層或者Mn-1層之厚度小。依據本實施例，導電層610可由非銅導電材料例如鋁、鈦、氮化鈦、鉭、氮化鉭或者上述材料之任一組合組成。介層窗插塞612之厚度較介層窗插塞712所在之IMD層130之厚度小。舉例而言，IMD層130之厚度為8000埃之情形下，介層窗插塞612之厚度可大體係為4000埃。介層窗插塞612可係為可與嵌刻銅電源或接地環404整合而形成之嵌刻銅介層窗插塞。
第3圖係本發明另一實施例之剖面示意圖，其中類似數字編號指定類似元件、層或者區域。如第3圖所示，同樣的，積體電路晶片1c可包含半導體基底100及形成於半導體基底100上之電路元件(第3圖中未繪示)，例如電晶體、電容或者記憶格。在半導體基底100上形成有多層IMD。積體電路晶片1c包含可使用銅嵌刻製程或者雙嵌刻製程製造之n層(M1-Mn)銅金屬內連接及相應的各個介層窗插塞(V1-Vn-1)，上述製程於本領域中係為熟知之技藝，故不做進一步討論。為簡潔起見，於第3圖中，僅繪示IMD層128-132及形成於Mn及Mn-1層之相應金屬圖案。儘管本實施例之金屬層係為銅製成，但其並非本發明之限制，所述金屬層之材料可包含銅、鋁、 銅鋁混合或者其他適合材料。
依據本實施例，MIM電容架構600a可被製作於IMD層130之中。MIM電容架構600a可包含作為MIM電容架構600a之下電極板(lower electrode plate)之導電層610a、作為上電極板(upper electrode plate)之導電層611a以及***導電層610a及導電層611a之間之電容介電層(dielectric layer)620a。經由介層窗插塞612a，導電層611a可電性耦接於形成於IMD層132中之電源或接地環404。舉例而言，導電層610a可由鋁、鈦、氮化鈦、鉭、氮化鉭或者上述材料之任一組合制成，且其厚度介於2000埃至5500埃之間，導電層611a可由鋁、鈦、氮化鈦、鉭、氮化鉭或者上述材料之任一組合制成，且其厚度介於750埃至6000埃之間，以及電容介電層620a可係為氧化物-氮化物-氧化物(oxide-nitride-oxide，ONO)層，且其厚度介於250埃至450埃之間。依據本實施例，導電層610a係電性浮動(floating)或係為虛層(dummy layer)。
如第6圖中所示，依據本發明之又一實施例，積體電路晶片1g之電源或接地環404可直接經由介層窗插塞612a耦接至導電層610a，其中導電層611a及電容介電層620a被省略。導電層610a可由鋁、鈦、氮化鈦、鉭、氮化鉭或者上述材料之任一組合制成，且其厚度介於2000埃至5500埃之間。
本發明之內連接架構可於積體電路晶片中提供額外之佈線路徑。第4圖係本發明另一實施例之剖面示意圖，其中類似數字編號 指定類似元件、層或者區域。如第4圖所示，積體電路晶片1d包含半導體基底100及形成於半導體基底100上之電路元件(第4圖中未繪示)，例如電晶體、電容或者記憶格。在半導體基底100上形成有多層IMD。積體電路晶片1d包含可使用銅嵌刻製程或者雙嵌刻製程製造之n層(M1-Mn)銅金屬層連接及相應的各介層窗插塞(V1-Vn-1)，上述製程於本領域中係為熟知之技藝，故不做進一步討論。為簡潔起見，於第4圖中，僅繪示IMD層128-132及形成於Mn及Mn-1層之相應金屬圖案。儘管本實施例之金屬層係為銅製成，但並非本發明之限制，所述金屬層之材料可包含銅、鋁、銅鋁混合或者其他適合材料。
依據本實施例，至少有一導電層610b係製作於IMD層130中，且位於Mn層及Mn-1層之間。於一實施例中，導電層610b之厚度較Mn層之厚度或Mn-1層之厚度小。導電層610b可由不同於Mn層或Mn-1層之導電材料制成。舉例而言，導電層610b可包含鋁、鈦、氮化鈦、鉭、氮化鉭或者上述材料之任一組合。對於銅製程，導電層610b可由鋁組成。經由介層窗插塞612b，導電層610b可電性耦接於形成於IMD層132中之上覆的電源或接地環404a。導電層610b亦可經由介層窗插塞614內連接於鄰近金屬線404b。導電層610b可與積體電路晶片1d中其他部份之MIM電容之頂板或者底板同時形成。介層窗插塞612b及614可具有與介層窗插塞712’相似之剖面面積。導電層610b可因此為積體電路晶片1d提供佈線路徑。
本發明亦可適用於鋁製程。第5圖係本發明另一實施例之剖面示意圖。如第5圖所示，積體電路晶片1f包含半導體基底100及形成於半導體基底100上之電路元件(第5圖中未繪示)例如電晶體、電容或者記憶格。在半導體基底100上形成有多層IMD。積體電路晶片1f可包含形成於其金屬層之鋁電源線或接地線704。鋁電源線或接地線704可被介電層532覆蓋。經由介層窗插塞912，嵌入(embedded)介電層532之下介電層530中之導電層711電性耦接於電源線或接地線704。導電層711可包含鋁、鈦、氮化鈦、鉭、氮化鉭或者上述材料之任一組合。導電層711位於鋁電源線或接地線704及下層鋁導電層710之間。較佳地，下層鋁導電層710係為電性浮動，或者大體上不位於鋁電源線或接地線704或導電層711正下方之區域，以避免電容耦合效應(capacitor coupling effect)。
依據本實施例，導電層710之厚度介於4000埃至6000埃之間，導電層711之厚度介於1000埃至2500埃之間，並且電容介電層720可為厚度介於250埃至450埃之間之ONO層。於另一範例中，電性浮動之鋁導電層710可被移除。
MIM架構之頂板及底板均可合併至本發明之內連接方案中。因為MIM之頂板距離下層金屬線較MIM之底板距離下層金屬線更遠，耦合效應可被減小或者削弱。另一方面，當使用MIM之底板時，片電阻之減小由於介層窗插塞較厚之緣故而更為顯著。
第1-5圖中之介層窗插塞602、612、612a、612b、614及912 可具有較第1-5圖中之介層窗插塞V5、712’、712及812更大之剖面面積。可選地，第1-5圖中之介層窗插塞602、612、612a、612b、614及912可由多個介層窗插塞組成以等效地具有較第1-5圖中之介層窗插塞V5、712’、712及812更大之剖面面積。除位於類比電路區域外，層600、610、600a、610b及700之架構亦可位於積體電路晶片上之其他區域，或者位於不包含類比電路之區域。應當注意，儘管本發明之架構僅體現於第1-4圖中頂層金屬層Mn，依據本發明之某些實施例，本發明之架構亦可用於其他較低層之金屬層。
以上所述僅為本發明之較佳實施例，本領域熟習該項技藝者援依本發明之精神所做之等效變化與修飾，皆應涵蓋於後附之申請專利範圍內。
100‧‧‧半導體基底
101‧‧‧電路元件
110~132‧‧‧IMD層
140、142‧‧‧保護層
220‧‧‧接觸插塞
404、404a、406‧‧‧電源或接地環
404b‧‧‧金屬線
502‧‧‧介層窗插塞堆疊
530、532‧‧‧介電層
600‧‧‧導電架構
600a‧‧‧MIM電容架構
602、612、612a、612b、614、712、712’、812、912、V1~V5‧‧‧介層窗插塞
610、610a、610b、611a、710、711‧‧‧導電層
620a‧‧‧電容介電層
704‧‧‧電源線或接地線
1a~1g‧‧‧積體電路晶片
M1~M6、Mn-1、Mn‧‧‧金屬層
第1圖係依本發明實施例具有六層銅金屬層之積體電路晶片之部份剖面示意圖。
第2圖係本發明之另一實施例之剖面示意圖。
第3圖係本發明之又一實施例之剖面示意圖。
第4圖係本發明之又一實施例之剖面示意圖。
第5圖係本發明之又一實施例之剖面示意圖。
第6圖係本發明之又一實施例之剖面示意圖。
100．．．半導體基底
128~132．．．IMD層
140、142．．．保護層
404、406．．．電源或接地環
610．．．導電層
612、712．．．介層窗插塞
1b．．．積體電路晶片
Mn-1、Mn．．．金屬層

Claims (17)

  1. 一種積體電路晶片，包含：一半導體基底；一第一內連接線，具有位於該半導體基底上之一第一部份及一第二部份，其中該第二部份與該第一部份分離；一第二內連接線，位於該第一內連接線下方；一第一介層窗插塞，將該第一部份電性耦接至該第二內連接線；一導電層，位於該第一內連接線及該第二內連接線之間之一金屬層間介電層內；以及一第二介層窗插塞，將該導電層電性耦接至該第二部份，其中該導電層並非一積體電容之一電極板。
  2. 如申請專利範圍第1項所述之積體電路晶片，其中該第一介層窗插塞及該第二介層窗插塞形成於該金屬層間介電層內。
  3. 如申請專利範圍第2項所述之積體電路晶片，其中該第一介層窗插塞較該第二介層窗插塞厚。
  4. 如申請專利範圍第1項所述之積體電路晶片，其中該第一內連接線及該第二內連接線係為銅線。
  5. 如申請專利範圍第1項所述之積體電路晶片，其中該導電層係由非銅材料構成。
  6. 如申請專利範圍第5項所述之積體電路晶片，其中該導電層之材料包含鋁、鈦、氮化鈦、鉭、氮化鉭或其任一組合。
  7. 如申請專利範圍第1項所述之積體電路晶片，其中該導電層之厚度介於750埃至6000埃之間。
  8. 如申請專利範圍第1項所述之積體電路晶片，其中該第一介層窗插塞及該第二介層窗插塞係為與該第一內連接線一併形成之嵌刻銅介層窗插塞。
  9. 如申請專利範圍第1項所述之積體電路晶片，其中該導電層更經由一第三介層窗插塞與一第三內連接線電性內連接，該第三內連接線與該第一內連接線共面。
  10. 一種積體電路晶片，包含：一半導體基底，其上具有多個金屬層；一電源線或接地線，形成於該多個金屬層之一最上層，該電源線或接地線具有一第一部份及一第二部份，其中該第二部份與該第一部份分離；一下層內連接線，位於該電源線或接地線下方；一第一介層窗插塞，形成於一金屬層間介電層中，用於將該第一部份電性耦接至該下層內連接線，該金屬層間介電層位於該電源線或接地線與該下層內連接線之間；以及 一金屬-絕緣體-金屬架構，形成於該金屬層間介電層中，該金屬-絕緣體-金屬架構經由一第二介層窗插塞電性耦接至該第二部份，其中該金屬-絕緣體-金屬架構由一上層金屬板、一下層金屬板以及介於該上層金屬板與該下層金屬板之間之一電容介電層構成，其中該下層金屬板係為電性浮動，且該上層金屬板、該下層金屬板以及介於該上層金屬板與該下層金屬板之間之該電容介電層皆位於該金屬層間介電層中。
  11. 如申請專利範圍第10項所述之積體電路晶片，其中該上層金屬板電性耦接至該電源線或接地線。
  12. 如申請專利範圍第10項所述之積體電路晶片，其中該上層金屬板之材料包含鋁、鈦、氮化鈦、鉭、氮化鉭或其任一組合。
  13. 如申請專利範圍第10項所述之積體電路晶片，其中該下層金屬板電性耦接至該電源線或接地線。
  14. 如申請專利範圍第10項所述之積體電路晶片，其中該下層金屬板包含鋁。
  15. 如申請專利範圍第10項所述之積體電路晶片，其中該電容介電層包含氧化物電介質或者氧化物-氮化物-氧化物電介質。
  16. 如申請專利範圍第10項所述之積體電路晶片，其中該第一 介層窗插塞較該第二介層窗插塞厚。
  17. 如申請專利範圍第10項所述之積體電路晶片，其中該多個金屬層係為銅層。
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