TWI499907B - 快閃記憶體之平行處理架構及其方法 - Google Patents

Description

快閃記憶體之平行處理架構及其方法

本發明係關於一種資料處理架構及其及其方法，特別是有關於一種快閃記憶體之平行處理架構及其方法。

由於快閃記憶體(flash memory)的發展技術日益成熟，因此有越來越多的電子產品利用快閃記憶體作為儲存媒介。以反及閘型(NAND)快閃記憶體為例，當配合通用序列匯流排(universal serial bus,USB)協定2.0版本或是較舊的版本，其係利用一控制器(controller)控制一個反及閘型(NAND)快閃記憶體晶片。然而因在通用序列匯流排(USB)協定2.0及其較舊版本只支援一個命令的執行以及一個資料串流(stream)的處理。亦即在同一時間之內，控制器只能執行一個命令(command)以及處理一組資料串流(stream)，無法同步執行多個命令並且處理多個輸入/輸出資料串流，因此快閃記憶體的存取速度受到較大的限制。此外，當控制器寫入資料至反及閘型(NAND)快閃記憶體之前，必須對快閃記憶體執行抹除(erase)的步驟，然而抹除步驟係以區塊(block)為單位，但是反及閘型(NAND)快閃記憶體的頁面(page)作為最小的存取單位，其中一個區塊單位係由多個頁面單位所組成，故其寫入步驟與抹除步驟之間單位的不一致性，導致快閃記憶體的存取速度下降。有鑒於此，確有必要對習知快閃記憶體(flash memory)的存取技術進行改善。

本發明之目的在於提供一種快閃記憶體之平行處理架構及其方法，以同步執行多個命令並且處理多個輸入/輸出資料串流，以提高快閃記憶體的存取速度。

本發明之目的在於提供一種快閃記憶體之平行處理架構及其方法，使快閃記憶體的存取的單位與抹除的單位一致，以提高快閃記憶體的存取速度。

為達成上述目的，本發明提供一種快閃記憶體之平行處理架構及其方法，該平行處理架構包括命令暫存區、處理單元、程式模組、查詢表、第一控制單元、第二控制單元、第一記憶體以及第二記憶體。該命令暫存區用以暫存複數個命令，每一該些命令具有一邏輯位址參數。該處理單元用以對該些命令進行分類，以形成第一命令群組以及第二命令群組，其中該第一命令群組係相關於第一資料位址群組，該第二命令群組係相關於第二資料位址群組，該第一資料位址群組係由複數個第一邏輯位址區塊組成，該第二資料位址群組係由複數個第二邏輯位址區塊組成。第一記憶體係由複數個第一實體區塊組成並具有第一實體位址範圍，其中該第一資料位址群組係相對應於該第一實體位址範圍，該處理單元執行該第一命令群組及該第二命令群組，並經由該第一控制單元及該第二控制單元讀寫相對該第一命令群組及該第二命令群組之資料於第一記憶體及第二記憶體。第二記憶體係由複數個第二實體區塊組成並具有第二實體位址範圍，該第二資料位址群組係相對應於該第二實體位址範圍內，當該第一控制單元存取該第一實體位址範圍的資料時，該第二控制單元可同時存取該第二實體位址範圍的資料。

本發明之快閃記憶體之平行處理的方法包括下列步驟：

(a)暫存複數個命令於一命令暫存區內。

(b)利用查詢表儲存資料的邏輯位址區塊與實體區塊之間的相對應關係。

(c)利用該處理單元對命令進行分類，以形成第一命令群組以及第二命令群組，其中該第一命令群組係相關於第一資料位址群組，該第二命令群組係相關於第二資料位址群組。

(d)利用第一控制單元接收該第一命令群組以及利用第二控制單元接收該第二命令群組。

(e)利用該處理單元執行該第一命令群組，並經由該第一控制單元存取第一記憶體之第一實體位址範圍的資料。

(f)當該第一控制單元存取該第一實體位址範圍的資料時，該第二控制單元同步存取第二記憶體的第二實體位址範圍的資料，其中該第二記憶體係由複數個第二實體區塊組成，該第二資料位址群組係相對應於該第二實體位址範圍。

為讓本發明之上述內容能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

第1圖係依據本發明第一實施例中快閃記憶體之平行處理架構100的示意圖。該平行處理架構100包括命令暫存區102、處理單元104、程式模組106、查詢表108、第一控制單元110a、第二控制單元110b、第一記憶體112a以及第二記憶體112b。該命令暫存區102、查詢表108以及程式模組106分別耦接於該處理單元104，該處理單元104分別耦接於該第一控制單元110a以及第二控制單元110b，該第一控制單元110a以及該第二控制單元110b分別耦接於該第一記憶體112a以及該第二記憶體112b。在一實施例中，命令暫存區102以及查詢表108係設置於隨機存取記憶體(random access memory,RAM)，例如是動態隨機存取記憶體(dynamic random access memory,DRAM)或是靜態隨機存取記憶體(static random access memory,SRAM)或是任意型式的記憶體，程式模組105係設置於唯讀記憶體(read only memory,ROM)或是不同型式的非揮發性記憶體。

該命令暫存區102用以暫存複數個命令，每一該些命令具有一邏輯位址參數。該邏輯位址參數係用以指示該命令欲存取的資料之位址，例如以起始位址與位址長度表示欲存取的資料，亦即由起始位址算起的位址長度指出該資料佔用的邏輯位址區塊及其對應的實體位址區塊。在一實施例中，該命令暫存區102例如是一佇列(Queue)，將來自一主機系統(未圖示)的複數命令依序地儲存於該佇列(Queue)，例如依據命令到達該處理單元104的時間，依序地儲存於該命令暫存區102。該主機系統例如是以送封包(packet)形式發送命令，每一封包記載存取該資料的位址。

該處理單元104用以對該些命令進行分類，以形成第一命令群組以及第二命令群組，其中該第一命令群組係相關於第一資料位址群組，該第二命令群組係相關於第二資料位址群組，該第一資料位址群組係由複數個第一邏輯位址區塊組成，該第二資料位址群組係由複數個第二邏輯位址區塊組成。第一記憶體112a係由複數個第一實體區塊組成並具有第一實體位址範圍，其中該第一資料位址群組係相對應於該第一實體位址範圍，該處理單元104執行該第一命令群組，並經由第一控制單元110a存取該第一實體位址範圍的資料。第二記憶體112b係由複數個第二實體區塊組成並具有第二實體位址範圍，該第二資料位址群組係相對應於該第二實體位址範圍內，當該第一控制單元110a存取該第一實體位址範圍的資料時，該第二控制單元110b可同時存取該第二實體位址範圍的資料。

本發明之平行處理架構100的查詢表108係用以儲存資料之邏輯位址與實體位址之間的相對應關係。亦即該查詢表用以儲存該資料的第一邏輯位址區塊與該第一實體區塊之間的相對應關係，以及儲存該資料的第二邏輯位址區塊與該第二實體區塊之間的相對應關係。該處理單元104利用該查詢表108，依據該第一邏輯位址區塊與該第一實體區塊之間的相對應關係，以及該第二邏輯位址區塊與該第二實體區塊之間的相對應關係，以對該些命令進行分類。

在一實施例中，該處理單元104依據該查詢表108，以查出該第一資料位址群組相對應的第一實體位址範圍以及查出該第二資料位址群組相對應的第二實體位址範圍，亦即該處理單元104可依據該查詢表108查出任一來自命令暫存區102的命令中相對應資料的邏輯位址所對應到的實體位址。然後該第一控制單元110a依據查出的對應關係讀寫相對應於該第一邏輯位址區塊內的資料，例如存取偶數區塊指標的資料，且該第二控制單元110b依據查出的對應關係讀寫相對應於該第二邏輯位址區塊內的資料，例如存取奇數區塊指標的資料。

第2圖係依據本發明第二實施例中快閃記憶體之平行處理架構200的示意圖。該平行處理架構200類似於第1圖之平行處理架構100，其差異在於該平行處理架構200以第一查詢表108a以及第二查詢表108b取代第1圖之查詢表108。該第一查詢表108a耦接於該處理單元104，用以儲存該資料的第一邏輯位址區塊與該第一實體區塊之間的相對應關係。第二查詢表108b耦接於該處理單元104，用以儲存該資料的第二邏輯位址區塊與該第二實體區塊之間的相對應關係。該處理單元104利用該第一查詢表108a以及該第二查詢表108b，分別依據該第一邏輯位址區塊與該第二邏輯位址區塊對該些命令進行分類。該第一控制單元110a依據該第一查詢表108a，以查出該第一資料位址群組相對應的該第一實體位址範圍，且該第二控制單元110b依據該第二查詢表108b，以查出該第二資料位址群組相對應的該第二實體位址範圍。亦即該第一控制單元110a以及該第二控制單元110b可分別依據該第一查詢表108a以及該第二查詢表108b查出任一來自命令暫存區102的命令中相對應資料的邏輯位址所對應到的實體位址。

請繼續參考第1圖以及第2圖，在一實施例中，該些第一實體位址以及該些第二實體位址係對應於互相交錯配置之邏輯位址區塊。例如第一記憶體112a的第一實體位址範圍之每一實體區塊係對應於區塊指標(index)為偶數之邏輯位址區塊，區塊指標為0、2、4、6、8之邏輯位址區塊(LBlock 0、LBlock 2、LBlock 4、LBlock 6、LBlock 8)對應到第一記憶體112a內區塊指標為0、1、2、3、4之實體位址區塊(1_PBlock 0、1_PBlock 1、1_PBlock 2、1_PBlock 3、1_PBlock 4)；第二記憶體112b的第二實體位址範圍之每一區塊係對應於區塊指標為奇數之邏輯位址區塊，區塊指標為1、3、5、7、、9之邏輯位址區塊(LBlock 1、LBlock 3、LBlock 5、LBlock 7、LBlock 9)對應到第二記憶體112b內區塊指標為0、1、2、3、4之實體位址區塊(2_PBlock 0、2_PBlock 1、2_PBlock 2、2_PBlock 3、2_PBlock 4)。

參考第3圖，其繪示本發明實施例中命令暫存區102的詳細結構，縱向為邏輯位址區塊的區塊指標例如0至9，橫向為每一邏輯位址區塊(LBlock)的長度，第一命令C1存取LBlock 1的資料D1；第二命令C2存取LBlock 1、LBlock 2的資料D2；第三命令C3存取LBlock 4的資料D3；第四命令C4存取LBlock 6的資料D4；第五命令C5存取LBlock 7、LBlock 8、LBlock 9的資料D5，當命令所存取的資料位於不同的邏輯位址區塊時，處理單元104將該命令依據不同邏輯位址區塊分割成數個命令，並依據不同區塊指標傳送該數個命令給第一控制單元110a以及第二控制單元110b執行存取。

應注意的是，第一實體位址範圍與第二實體位址範圍所對應的邏輯位址區塊之區塊指標可為任意排列，只要第一記憶體112a與第二記憶體112b的實體位址區塊所對應的邏輯位址區塊不相同，均為本發明之實施範圍。

在一較佳實施例中，該邏輯位址區塊的大小與實體位址區塊大小相同。在另一實施例中，該邏輯位址區塊的大小與發送該些命令的一軟體作業系統(operating system,OS)之一最大記憶體處理單位相同。基本上，實體位址範圍的單位大小會依各製造廠商而異，但在快閃記憶體製造完成時即已固定，例如以1頁面(page)等於4Kbytes(KB)為例，一個實體位址區塊(physical address block)有64頁面(page)，此時一個實體位址區塊大小則為256KB=512區段(sectors)，而本發明之邏輯位址(logical address)區塊大小係對應於實體記憶體區塊大小，以等於實體位址區塊或是等於軟體作業系統的處理單位。例如在微軟視窗(Microsoft Windows)作業系統，該最大處理單位係為64KB位元組(bytes)，則設定邏輯位址區塊大小為64KB，此時1個實體位址區塊大小等於4個邏輯位址區塊。

當第一記憶體112a的第一實體位址與第二記憶體112b的第二實體位址之單位係為固定容量，透過查詢表(108,108a,108b)，處理單元104、第一控制單元110以及第二控制單元110b可判斷邏輯位址係相對應於第一記憶體112a或是第二記憶體112b，並且該第一控制單元110以及第二控制單元110b對應地存取第一記憶體112a或是第二記憶體112b。特別是當主機系統發送出多個命令時，處理單元104將不同的命令分送給不同的控制單元來執行，亦即不同命令所對應的不同邏輯位址同時透過第一控制單元110a以及第二控制單元110b相應地存取第一記憶體112a以及第二記憶體112b，故本發明之平行處理架構可充分發揮通用序列匯流排的小型電腦系統介面之協定(USB attached SCSI protocol,UASP)的特點，以同時處理多個命令。應注意的是本發明之平行處理架構適用於具有可發送多個命令以及多組資料串流的快閃記憶體之通訊協定標準，較佳實施例中，本發明適用於通用序列匯流排(USB)2.0版本、通用序列匯流排(USB)3.0版本、或是較舊或較新的版本。

當來自主機系統的命令具有資料存取的相依性，於對目前邏輯位址進行資料存取時，通常也會對前一個邏輯位址或是下一個邏輯位址進行資料存取，因此在連續發出的存取命令中也會要求存取鄰近的實體位址，此時依據不同邏輯位址所對應的實體位址，第一控制單元110a以及第二控制單元可分別存取第一實體位址以及第二實體位址，達到高速存取的目的。

根據上述，利用第一控制單元110a以及第二控制單元110b分別存取第一記憶體112a以及第二記憶體112b，當第一控制單元110a執行一存取命令來存取第一記憶體112a，另一組完全獨立運作的第二控制單元110b執行另一存取命令來存取第二記憶體112b。進一步地，根據UASP的協定，主機系統在一時間區間之內同時發送多個命令至命令暫存區102，第一控制單元110a以及第二控制單元110b分別執行命令形成多個輸入/輸出串流於該第一記憶體112a以及第二記憶體112b。故可發揮快閃記憶體平行處理的功能，因此可提高快閃記憶體的存取速度。

在另一實施例中，除了利用兩組的控制單元以及記憶體之外，實際上可以依據實際產品需求，利用兩組以上的獨立運作之控制單元以及記憶體。同樣地，利用該查詢表(108、108a、108b)儲存資料之邏輯位址與實體位址之間的相對應關係，使得處理單元104對該些命令進行分類、執行，以形成多組命令群組，其中該命令群組的個數與控制單元或是記憶體的個數相同。

參考第1圖以及第4圖，第4圖係依據本發明第三實施例中快閃記憶體之平行處理架構300的示意圖。依據第2圖中第二實施例之平行處理架構200，本發明第三實施例中快閃記憶體之平行處理架構300更包括第三記憶體112c以及第四記憶體112d，第三記憶體108c耦接於該第一控制單元110a，係由複數個第三實體區塊組成並具有該第一實體位址範圍，其中該第一資料位址群組係相對應於該第一實體位址範圍，該第一控制單元110a執行該第一命令群組，以存取該第三記憶體中該第一實體位址範圍的資料。第四記憶體112d耦接於該第二控制單元110b，係由複數個第四實體區塊組成並具有該第二實體位址範圍，該第二資料位址群組係相對應於該第二實體位址範圍內，當該第一控制單元110a存取該第一實體位址範圍的資料時，該第二控制單元110b同步執行該第二命令群組，以存取該第四記憶體112d中該第二實體位址範圍的資料。

在一實施例中，當以頁面接續(page strapping)傳輸資料時，如區域302a所示，第一控制單元110a的資料匯流排為16位元(bits)，且分送8位元(bits)的資料至第一記憶體112a，以及分送其餘8位元(bits)的資料至第三記憶體112c，亦即第一控制單元110a以雙通道(dual channel)將16位元(bits)的資料分流傳送至第一記憶體112a以及第三記憶體112c，使得同一邏輯位址對應於第一控制單元110a的實體位址之資料寬度增加一倍。同樣地，第二控制單元110b的資料匯流排為16位元(bits)，且分送8位元(bits)的資料至第二記憶體112b，以及分送其餘8位元(bits)的資料至第四記憶體112d，亦即第二控制單元110b以雙通道(dual channel)將16位元(bits)的資料分流傳送至第二記憶體112b以及第四記憶體112d，使得同一邏輯位址對應於第二控制單元110b的實體位址之資料寬度增加一倍。故本發明之平行處理架構300可充分發揮通用序列匯流排的小型電腦系統介面之協定(UASP)的特點。

參考第1-4圖以及第5圖，第5圖係依據本發明實施例中具有平行處理架構的儲存裝置之示意圖，該儲存裝置例如為記憶卡或固態硬碟(Solid State Device,SSD)，其中記憶卡依介面例如為安全數位卡(Secure Digital Card,SD卡)，MS記憶卡(Memory Stick Card)，CF記憶卡(Compact Flash Card)或MMC記憶卡(Multi-Media Card)。該平行處理架構(100,200,300)透過一記憶卡介面114連接於讀卡裝置116，在一實施例中，該記憶卡介面114整合於該平行處理架構(100,200,300)中，該讀卡裝置116係連接電腦系統或是任何可攜式的電子產品，該記憶卡介面114用以傳送來自該電腦系統或是電子產品的命令至該平行處理架構100的處理單元104，其執行方式與第1-4圖之實施例相同，此處省略不予贅述。

參考第1-2圖以及第6圖，第6圖係依據本發明實施例中執行快閃記憶體之平行處理的方法之流程圖。該平行處理架構100包括命令暫存區102、處理單元104、第一控制單元110a、第二控制單元110b、第一記憶體112a、第二記憶體112b、查詢表108、第一查詢表108a以及第二查詢表108b。該快閃記憶體之平行處理的方法包括下列步驟：

在步驟S400中，利用命令暫存區102暫存複數個命令，每一該些命令具有一邏輯位址參數。

在步驟S402中，利用一查詢表108儲存該資料的第一邏輯位址區塊與該第一實體區塊之間的相對應關係，以及儲存該資料的第二邏輯位址區塊與該第二實體區塊之間的相對應關係。該處理單元104依據該查詢表108，以查出該第一資料位址群組相對應的該第一實體位址範圍以及查出該第二資料位址群組相對應的該第二實體位址範圍。在另一實施例中，利用第一查詢表108a儲存該資料的第一邏輯位址區塊與該第一實體區塊之間的相對應關係，利用第二查詢表108b儲存該資料的第二邏輯位址區塊與該第二實體區塊之間的相對應關係。該第一控制單元110a依據該第一查詢表108a查出該第一資料位址群組相對應的該第一實體位址範圍，且該第二控制單元110b依據該第二查詢表108b查出該第二資料位址群組相對應的該第二實體位址範圍。

在步驟S404中，利用該處理單元104對該些命令進行分類，以形成第一命令群組以及第二命令群組，其中該第一命令群組係相關於第一資料位址群組，該第二命令群組係相關於第二資料位址群組，該第一資料位址群組係由複數個第一邏輯位址區塊組成，該第二資料位址群組係由複數個第二邏輯位址區塊組成。在一實施例中係依據該查詢表(108、108a、108b)的位址對應關係進行分類。

在步驟S406中，利用第一控制單元110a接收該第一命令群組以及利用第二控制單元110b接收該第二命令群組。

在步驟S408中，利用該處理單元104執行該第一命令群組，並經由該第一控制單元110a存取第一記憶體112a之第一實體位址範圍的資料，其中該第一記憶體112a係由複數個第一實體區塊組成，該第一資料位址群組係相對應於該第一實體位址範圍。

在步驟S410中，當該第一控制單元110a存取該第一實體位址範圍的資料時，該第二控制單元110b同步存取第二記憶體112b的第二實體位址範圍的資料，其中該第二記憶體112b係由複數個第二實體區塊組成，該第二資料位址群組係相對應於該第二實體位址範圍，該第一實體位址範圍與該第二實體位址範圍不相同。

在一實施例中，該第一實體區塊以及該第二實體區塊的單位分別與該第一邏輯位址區塊以及該第二邏輯位址區塊的單位相同。該第一實體區塊以及該第二實體區塊的單位分別與發送該些命令的一軟體作業系統之一最大記憶體處理單位相同。該第一控制單元存取該第一實體位址的單位以及該第二控制單元存取該第二實體位址的單位分別與該第一控制單元110a抹除該第一實體位址的單位以及該第二控制單元抹除該第二實體位址的單位相同。該第一實體位址的單位以及該第二實體位址的單位係為區塊(block)。該些第一實體位址範圍以及該些第二實體位址範圍係為互相交錯配置。本發明之邏輯位址(logical address)區塊為可調整之大小，以等於實體位址區塊、邏輯位址區塊與實體位址區塊為固定比值、或是等於軟體作業系統的處理單位。

綜上所述，本發明之快閃記憶體的平行架構，以於一時間區間之內，同時執行多個命令並且形成多個輸入/輸出資料串流，以提高快閃記憶體的存取速度，並且使快閃記憶體的存取的單位與抹除的單位一致，進一步增加提高快閃記憶體的存取效率。

雖然本發明已用較佳實施例揭露如上，然其並非用以限定本發明，本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100、200、300‧‧‧平行處理架構

102‧‧‧命令暫存區

104‧‧‧處理單元

106‧‧‧程式模組

108‧‧‧查詢表

108a‧‧‧第一查詢表

108b‧‧‧第二查詢表

110a‧‧‧第一控制單元

110b‧‧‧第二控制單元

112a‧‧‧第一記憶體

112b‧‧‧第二記憶體

112c‧‧‧第三記憶體

112d‧‧‧第四記憶體

114‧‧‧記憶卡介面

116‧‧‧讀卡裝置

302a、302b‧‧‧區域

第1圖係依據本發明第一實施例中快閃記憶體之平行處理架構的示意圖。

第2圖係依據本發明第二實施例中快閃記憶體之平行處理架構的示意圖。

第3圖係依據本發明實施例中命令暫存區的詳細結構之示意圖。

第4圖係依據本發明第三實施例中快閃記憶體之平行處理架構的示意圖。

第5圖係依據本發明實施例中具有平行處理架構的記憶卡裝置之示意圖。

第6圖係依據本發明實施例中執行快閃記憶體之平行處理的方法之流程圖。

100‧‧‧平行處理架構

102‧‧‧命令暫存區

104‧‧‧處理單元

106‧‧‧程式模組

108‧‧‧查詢表

110a‧‧‧第一控制單元

110b‧‧‧第二控制單元

112a‧‧‧第一記憶體

112b‧‧‧第二記憶體

Claims (28)

1. 一種快閃記憶體之平行處理架構，該平行處理架構包括：一命令暫存區，用以暫存複數個命令；一處理單元，用以對該些命令進行分類，以形成一第一命令群組以及一第二命令群組，其中該第一命令群組係相關於一第一資料位址群組，該第二命令群組係相關於一第二資料位址群組，該第一資料位址群組係由複數個第一邏輯位址區塊組成，該第二資料位址群組係由複數個第二邏輯位址區塊組成；一第一控制單元，耦接於該處理單元；一第二控制單元，耦接於該處理單元；一第一記憶體，耦接於該第一控制單元，係由複數個第一實體區塊組成並具有一第一實體位址範圍，其中該第一資料位址群組係相對應於該第一實體位址範圍，該處理單元執行該第一命令群組，經由該第一控制單元存取該第一實體位址範圍的資料；一第二記憶體，耦接於該第二控制單元，係由複數個第二實體區塊組成並具有一第二實體位址範圍，該第二資料位址群組係相對應於該第二實體位址範圍內，當該第一控制單元存取該第一實體位址範圍的資料時，該第二控制單元同步存取該第二實體位址範圍的資料；以及一查詢表，耦接於該處理單元，用以儲存該資料的該些第一邏輯位址區塊與該些第一實體區塊之間的相對應關係，以及儲存該資料的該些第二邏輯位址區塊與該些第二實體區塊之間的相對應關係，其中該處理單元利用該查詢表，依據該些第一邏輯位址區塊與該些第一實體區塊之間的相對 應關係，以及該些第二邏輯位址區塊與該些第二實體區塊之間的相對應關係，以對該些命令進行分類。
2. 如申請專利範圍第1項所述之平行處理架構，其中該處理單元依據該查詢表，以查出該第一資料位址群組相對應的該第一實體位址範圍以及查出該第二資料位址群組相對應的該第二實體位址範圍。
3. 如申請專利範圍第1項所述之平行處理架構，其中該查詢表更包括：一第一查詢表，耦接於該處理單元，用以儲存該資料的該第一邏輯位址區塊與該第一實體區塊之間的相對應關係；以及一第二查詢表，耦接於該處理單元，用以儲存該資料的該第二邏輯位址區塊與該第二實體區塊之間的相對應關係。
4. 如申請專利範圍第3項所述之平行處理架構，其中該處理單元利用該第一查詢表以及該第二查詢表，分別依據該第一邏輯位址區塊與該第二邏輯位址區塊對該些命令進行分類。
5. 如申請專利範圍第3項所述之平行處理架構，其中該第一控制單元依據該第一查詢表查出該第一資料位址群組相對應的該第一實體位址範圍，且該第二控制單元依據該第二查詢表查出該第二資料位址群組相對應的該第二實體位址範圍。
6. 如申請專利範圍第1項所述之平行處理架構，其中該第一實體位址範圍以及該第二實體位址範圍係為互相交錯配置。
7. 如申請專利範圍第1項所述之平行處理架構，其中該第一實體區塊以及該第二實體區塊的單位分別與該第一邏輯位址區塊以及該第二邏輯位址區塊的單位相同。
8. 如申請專利範圍第1項所述之平行處理架構，其中該第一實體區塊以及該第二實體區塊的單位分別與發送該些命令的一軟體作業系統之一最大記憶體處理單位相同。
9. 如申請專利範圍第1項所述之平行處理架構，其中該第一控制單元存取該第一實體位址的單位以及該第二控制單元存取該第二實體位址的單位分別與該第一控制單元抹除該第一實體位址的單位以及該第二控制單元抹除該第二實體位址的單位相同。
10. 如申請專利範圍第1項所述之平行處理架構，更包括：一第三記憶體，耦接於該第一控制單元，係由複數個第三實體區塊組成並具有該第一實體位址範圍，其中該第一資料位址群組係相對應於該第一實體位址範圍，該處理單元執行該第一命令群組，經由該第一控制單元存取該第三記憶體中該第一實體位址範圍的資料；以及一第四記憶體，耦接於該第二控制單元，係由複數個第四實體區塊組成並具有該第二實體位址範圍，該第二資料位址群組係相對應於該第二實體位址範圍內，當該第一控制單元存取該第一實體位址範圍的資料時，該第二控制單元同步存取該第二實體位址範圍的資料。
11. 一種平行處理架構，適用於記憶卡裝置，該平行處理架構包括：一記憶卡介面，用以接收複數個命令；一命令暫存區，用以暫存該些命令；一處理單元，用以對該些命令進行分類，以形成一第一命令群組以及一第二命令群組，其中該第一命令群組係相關於一第一資料位址群組，該第二命令群組係相關於一第二資料位址群組，該第一資料位址群組係由複 數個第一邏輯位址區塊組成，該第二資料位址群組係由複數個第二邏輯位址區塊組成；一第一控制單元，耦接於該處理單元；一第二控制單元，耦接於該處理單元；一第一記憶體，耦接於該第一控制單元，係由複數個第一實體區塊組成並具有一第一實體位址範圍，其中該第一資料位址群組係相對應於該第一實體位址範圍，該處理單元執行該第一命令群組，經由該第一控制單元存取該第一實體位址範圍的資料；一第二記憶體，耦接於該第二控制單元，係由複數個第二實體區塊組成並具有一第二實體位址範圍，該第二資料位址群組係相對應於該第二實體位址範圍內，當該第一控制單元存取該第一實體位址範圍的資料時，該第二控制單元同步存取該第二實體位址範圍的資料；以及一查詢表，耦接於該處理單元，用以儲存該資料的該些第一邏輯位址區塊與該些第一實體區塊之間的相對應關係，以及儲存該資料的該些第二邏輯位址區塊與該些第二實體區塊之間的相對應關係，其中該處理單元利用該查詢表，依據該些第一邏輯位址區塊與該些第一實體區塊之間的相對應關係，以及該些第二邏輯位址區塊與該些第二實體區塊之間的相對應關係，以對該些命令進行分類。
12. 如申請專利範圍第11項所述之平行處理架構，其中該處理單元依據該查詢表，以查出該第一資料位址群組相對應的該第一實體位址範圍以及查出該第二資料位址群組相對應的該第二實體位址範圍。
13. 如申請專利範圍第11項所述之平行處理架構，其中該查詢表更包 括：一第一查詢表，耦接於該處理單元，用以儲存該資料的該第一邏輯位址區塊與該第一實體區塊之間的相對應關係；以及一第二查詢表，耦接於該處理單元，用以儲存該資料的該第二邏輯位址區塊與該第二實體區塊之間的相對應關係。
14. 如申請專利範圍第13項所述之平行處理架構，其中該處理單元利用該第一查詢表以及該第二查詢表，分別依據該第一邏輯位址區塊與該第二邏輯位址區塊對該些命令進行分類。
15. 如申請專利範圍第13項所述之平行處理架構，其中該第一控制單元依據該第一查詢表查出該第一資料位址群組相對應的該第一實體位址範圍，且該第二控制單元依據該第二查詢表查出該第二資料位址群組相對應的該第二實體位址範圍。
16. 如申請專利範圍第11項所述之平行處理架構，其中該第一實體位址範圍以及該第二實體位址範圍係為互相交錯配置。
17. 如申請專利範圍第11項所述之平行處理架構，其中該第一實體區塊以及該第二實體區塊的單位分別與該第一邏輯位址區塊以及該第二邏輯位址區塊的單位相同。
18. 如申請專利範圍第11項所述之平行處理架構，其中該第一實體區塊以及該第二實體區塊的單位分別與發送該些命令的一軟體作業系統之一最大記憶體處理單位相同。
19. 如申請專利範圍第11項所述之平行處理架構，其中該第一控制單元存取該第一實體位址的單位以及該第二控制單元存取該第二實體位址的 單位分別與該第一控制單元抹除該第一實體位址的單位以及該第二控制單元抹除該第二實體位址的單位相同。
20. 如申請專利範圍第11項所述之平行處理架構，更包括：一第三記憶體，耦接於該第一控制單元，係由複數個第三實體區塊組成並具有該第一實體位址範圍，其中該第一資料位址群組係相對應於該第一實體位址範圍，該處理單元執行該第一命令群組，經由該第一控制單元存取該第三記憶體中該第一實體位址範圍的資料；以及一第四記憶體，耦接於該第二控制單元，係由複數個第四實體區塊組成並具有該第二實體位址範圍，該第二資料位址群組係相對應於該第二實體位址範圍內，當該第一控制單元存取該第一實體位址範圍的資料時，該第二控制單元同步存取該第二實體位址範圍的資料。
21. 一種快閃記憶體之平行處理方法，適用於複數個第一邏輯位址區塊、複數個第二邏輯位址區塊、複數個第一實體區塊以及複數個第二實體區塊，該平行處理方法包括下列步驟：(a)暫存複數個命令於一命令暫存區內；(b)利用一查詢表以儲存資料的該些第一邏輯位址區塊與該些第一實體區塊之間的相對應關係，以及儲存該資料的該些第二邏輯位址區塊與該些第二實體區塊之間的相對應關係(c)利用該處理單元對該些命令進行分類，以形成一第一命令群組以及一第二命令群組，其中該第一命令群組係相關於一第一資料位址群組，該第二命令群組係相關於一第二資料位址群組，該第一資料位址群組係由該些第一邏輯位址區塊組成，該第二資料位址群組係由該些第二邏輯位址區 塊組成；(d)該處理單元利用該查詢表，依據該些第一邏輯位址區塊與該些第一實體區塊之間的相對應關係，以及該些第二邏輯位址區塊與該些第二實體區塊之間的相對應關係，以對該些命令進行分類；(e)利用一第一控制單元接收該第一命令群組以及利用一第二控制單元接收該第二命令群組；(f)利用一處理單元執行該第一命令群組，並經由該第一控制單元存取一第一記憶體之一第一實體位址範圍的該資料，其中該第一記憶體係由該些第一實體區塊組成，該第一資料位址群組係相對應於該第一實體位址範圍；以及(g)當該第一控制單元存取該第一實體位址範圍的資料時，該第二控制單元同步存取一第二記憶體的一第二實體位址範圍的資料，其中該第二記憶體係由該些第二實體區塊組成，該第二資料位址群組係相對應於該第二實體位址範圍。
22. 如申請專利範圍第21項所述之平行處理方法，在步驟(b)中，該處理單元依據該查詢表，以查出該第一資料位址群組相對應的該第一實體位址範圍以及查出該第二資料位址群組相對應的該第二實體位址範圍。
23. 如申請專利範圍第21項所述之平行處理方法，在步驟(c)之前，更包括下列步驟：(b1)利用一第一查詢表，耦接於該處理單元，用以儲存該資料的該第一邏輯位址區塊與該第一實體區塊之間的相對應關係；以及(b2)利用一第二查詢表，耦接於該處理單元，用以儲存該資料的該第二 邏輯位址區塊與該第二實體區塊之間的相對應關係。
24. 如申請專利範圍第23項所述之平行處理方法，其中該處理單元利用該第一查詢表以及該第二查詢表，分別依據該第一邏輯位址區塊與該第二邏輯位址區塊對該些命令進行分類。
25. 如申請專利範圍第23項所述之平行處理方法，其中該第一控制單元依據該第一查詢表查出該第一資料位址群組相對應的該第一實體位址範圍，且該第二控制單元依據該第二查詢表查出該第二資料位址群組相對應的該第二實體位址範圍。
26. 如申請專利範圍第21項所述之平行處理方法，其中該第一實體區塊以及該第二實體區塊的單位分別與該第一邏輯位址區塊以及該第二邏輯位址區塊的單位相同。
27. 如申請專利範圍第21項所述之平行處理方法，其中該第一實體區塊以及該第二實體區塊的單位分別與發送該些命令的一軟體作業系統之一最大記憶體處理單位相同。
28. 如申請專利範圍第21項所述之平行處理方法，其中該第一控制單元存取該第一實體位址的單位以及該第二控制單元存取該第二實體位址的單位分別與該第一控制單元抹除該第一實體位址的單位以及該第二控制單元抹除該第二實體位址的單位相同。