TWI485563B - 快閃記憶裝置及其運作方法 - Google Patents

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Description

快閃記憶裝置及其運作方法
本發明係有關於快閃記憶體裝置,特別是有關於多層單元(multi-level cell,MLC)快閃記憶體裝置。
NAND型快閃記憶體可分為單層單元(single-level cell,SLC)快閃記憶體與多層單元(multi-level cell,MLC)快閃記憶體。單層單元快閃記憶體的一個記憶單元僅能儲存一位元的資料。多層單元快閃記憶體的一個記憶單元則能儲存多個位元的資料。因此,當具有相同數目的記憶單元時,多層單元快閃記憶體較單層單元快閃記憶體具有較多的資料儲存量。因此,相較於同樣容量的單層單元快閃記憶體,多層單元快閃記憶體具有較低的生產成本。
多層單元快閃記憶體包含多個區塊(block),每個區塊包括多個分頁(page)以供儲存資料。多層單元快閃記憶體的分頁又可再區分為弱分頁(weak page)與強分頁(strong page)。弱分頁具有較低的可寫入次數(data endurance)、可讀出次數(data retention),以及較慢的資料存取速度。強分頁具有較高的可寫入次數、可讀出次數,以及較快的資料存取速度。由於多層單元快閃記憶體的弱分頁數目與強分頁數目相同,因此平均而言,單層單元快閃記憶體的分頁較多層單元快閃記憶 體的分頁具有較高的可寫入次數、可讀出次數,以及較快的資料存取速度。
主機使用的資料可大致區分為系統資料與使用者資料。系統資料具有較高的重要性,因此需要較一般的使用者資料為高的資料儲存穩定性以及較快的資料存取速度。而使用者資料需要較大的資料儲存空間。為了配合兩種資料的需求,習知的快閃記憶體裝置同時需要具有兩種不同型式的快閃記憶體。第1圖顯示習知的快閃記憶裝置104的區塊圖。快閃記憶裝置104包括控制器112、快閃記憶體114、及快閃記憶體116。快閃記憶體114為具較高的資料儲存穩定性及較快資料存取速度的NOR型快閃記憶體或單層單元快閃記憶體。快閃記憶體116為具較大的資料容量的多層單元快閃記憶體。
然而,由於習知的快閃記憶體裝置104具有兩種不同型式的快閃記憶體114及116,因此具有較高的線路設計複雜度。舉例來說,快閃記憶體114及116可能需要不同的資料匯流排及晶片致能線路。較高的線路設計複雜度會增加快閃記憶裝置104的生產成本。此外,控制器112對快閃記憶體114及116的存取方式也較為複雜。因此,需要一種快閃記憶體裝置,僅包括單一的快閃記憶體,卻能同時運用兩種不同性質的資料儲存區。
有鑑於此,本發明之目的在於提供一種快閃記憶裝置,以解決習知技術存在之問題。於一實施例中,該快閃記憶裝置耦接至一主機,包括一多層單元(multi-level cell,MLC) 快閃記憶體以及一控制器。該多層單元快閃記憶體包括一加速區(Turbo area)及一正常區,該加速區包括多個第一區塊(block),該正常區包括多個第二區塊,且每一該等第一區塊及每一該等第二區塊皆包括多個分頁(page),其中該等分頁被區分為具有高資料讀寫次數(data endurance)的強分頁(strong page)與具有低資料讀寫次數弱分頁(weak page)。該控制器自該主機接收欲寫入該快閃記憶裝置的一寫入資料,判斷是否該寫入資料為重要資料,當該寫入資料為重要資料時將該寫入資料寫入該加速區的該等第一區塊的強分頁,以及當該寫入資料不為重要資料時將該寫入資料寫入該正常區的該等第二區塊的分頁。
本發明提供一種快閃記憶裝置的運作方法。於一實施例中,該快閃記憶裝置耦接至一主機。首先,區分一多層單元(multi-level cell,MLC)快閃記憶體的多個區塊(block)為一加速區(Turbo area)所包括的多個第一區塊及一正常區所包括多個第二區塊,其中每一該等第一區塊及每一該等第二區塊皆包括多個分頁(page),且該等分頁被區分為具有高資料讀寫次數(data endurance)的強分頁(strong page)與具有低資料讀寫次數弱分頁(weak page)。接著,自該主機接收欲寫入該快閃記憶裝置的一寫入資料。接著,判斷是否該寫入資料為重要資料。當該寫入資料為重要資料時,將該寫入資料寫入該加速區的該等第一區塊的強分頁。當該寫入資料不為重要資料時,將該寫入資料寫入該正常區的該等第二區塊的分頁。
本發明提供一種快閃記憶裝置。於一實施例中, 該快閃記憶裝置耦接至一主機,包括多個多層單元(multi-level cell,MLC)快閃記憶體以及一控制器。每一該等多層單元快閃記憶體包括一加速區(Turbo area)及一正常區,該等加速區及該等正常區均包括多個區塊(block),每一該等區塊皆包括多個分頁(page),其中該等分頁被區分為具有高資料讀寫次數(data endurance)的強分頁(strong page)與具有低資料讀寫次數弱分頁(weak page)。該控制器自該主機接收欲寫入該快閃記憶裝置的一寫入資料,判斷是否該寫入資料為重要資料,當該寫入資料為重要資料時將該寫入資料寫入該等多層單元快閃記憶體的該等加速區的相同次序之區塊的強分頁,以及當該寫入資料不為重要資料時將該寫入資料寫入該等多層單元快閃記憶體的該等正常區的相同次序之區塊的分頁。
本發明更提供一種快閃記憶裝置。於一實施例中,該快閃記憶裝置耦接至一主機,包括一加速(Turbo)多層單元(multi-level cell,MLC)快閃記憶體、一多層單元快閃記憶體、以及一控制器。該加速多層單元快閃記憶體包括多個第一區塊(block),且每一該等第一區塊包括多個分頁(page),其中該等第一區塊之該等分頁被區分為具有高資料讀寫次數(data endurance)的強分頁(strong page)與具有低資料讀寫次數弱分頁(weak page)。該多層單元快閃記憶體包括多個第二區塊,且每一該等第二區塊皆包括多個分頁。該控制器自該主機接收欲寫入該快閃記憶裝置的一寫入資料,判斷是否該寫入資料為重要資料,當該寫入資料為重要資料時將該寫入資料寫入該加速多層單元快閃記憶體的該等第一區塊的強分頁,以及當該寫入 資料不為重要資料時將該寫入資料寫入該多層單元快閃記憶體的該等第二區塊的分頁。
為了讓本發明之上述和其他目的、特徵、和優點能更明顯易懂,下文特舉數較佳實施例,並配合所附圖示,作詳細說明如下:
(第1圖)
102‧‧‧主機
104‧‧‧快閃記憶裝置
112‧‧‧控制器
114‧‧‧NOR型/單層單元快閃記憶體
116‧‧‧多層單元快閃記憶體
(第2圖)
202‧‧‧主機
204‧‧‧快閃記憶裝置
212‧‧‧控制器
214‧‧‧多層單元快閃記憶體
222‧‧‧加速區
224‧‧‧正常區
231、232、23M、251、252、25N‧‧‧區塊
(第5圖)
501‧‧‧控制器
502,504‧‧‧多層單元快閃記憶體
520,540‧‧‧加速區
530,550‧‧‧正常區
521-52M,531-53N,541-54M,551-55N‧‧‧區塊
(第6圖)
601‧‧‧控制器
602,604‧‧‧多層單元快閃記憶體
620,640‧‧‧加速區
630,650‧‧‧正常區
621-62M,631-63N,641-64M,651-65N‧‧‧區塊
(第7圖)
701‧‧‧控制器
702,704‧‧‧加速多層單元快閃記憶體
706,708‧‧‧多層單元快閃記憶體
721-72M,741-74M,761-76N,781-78M‧‧‧區塊
(第8圖)
802‧‧‧主機
804‧‧‧快閃記憶裝置
812‧‧‧控制器
822‧‧‧加速多層單元快閃記憶體
824‧‧‧多層單元快閃記憶體
831、832、83M、851、852、85N‧‧‧區塊
第1圖為習知的快閃記憶裝置的區塊圖;第2圖為依據本發明之快閃記憶裝置之一實施例的區塊圖;第3圖為依據本發明之一區塊所包括的強分頁與弱分頁的示意圖;第4圖為依據本發明之將資料寫入多層單元快閃記憶體之方法的流程圖;第5圖為依據本發明之交錯式(interleaving)快閃記憶裝置之區塊圖;第6圖為依據本發明之多頻道(multi-channel)快閃記憶裝置之區塊圖;第7圖為依據本發明之多頻道(multi-channel)兼交錯式(interleaving)快閃記憶裝置700之區塊圖;以及第8圖為依據本發明之快閃記憶裝置之一實施例的區塊圖。
第2圖為依據本發明之快閃記憶裝置204的區塊 圖。快閃記憶裝置204耦接至主機202,並為主機202儲存資料。於一實施例中,快閃記憶裝置204包括一控制器212及一多層單元(multi-level cell,MLC)快閃記憶體214。多層單元快閃記憶體214包括多個區塊(block),該等區塊被區分為兩群區塊,分別為加速區222及正常區224。加速區222包括區塊231、232、…、23M,而正常區224包括區塊251、252、…、25N。無論是加速區222的區塊231~23M或是正常區224的區塊251~25N皆包括多個分頁(page)用以儲存資料。
多層單元快閃記憶體214所包括的區塊231~23M及251~25N所包括的分頁可被區分為強分頁(strong page)及弱分頁(weak page)。第3圖為依據本發明之一區塊300所包括的強分頁與弱分頁的示意圖。區塊300包括分頁0開始的多個分頁,而該等分頁的半數為強分頁且半數為弱分頁。於一實施例中,分頁0、分頁1、分頁2、分頁3、分頁6、分頁7、分頁10、分頁11等為強分頁,因此分別被標示為S0、S1、S2、S3、S4、S5、S6、及S7等等。分頁4、分頁5、分頁8、分頁9、分頁12、分頁13等為弱分頁,因此分別被標示為W0、W1、W2、W3、W4、W5等等。強分頁具有較高的可寫入次數(data endurance)、可讀出次數(data retention),以及較快的資料存取速度。弱分頁具有較低的可寫入次數、可讀出次數,以及較慢的資料存取速度。於一實施例中,控制器212依據一分頁對應表以決定其所存取的多層單元快閃記憶體214之區塊的分頁為強分頁或弱分頁。
為了提升加速區222的區塊所儲存的資料之資料 存取速度,並提高加速區222的區快之可寫入次數及可讀出次數,控制器212僅使用加速區222的區塊的強分頁以儲存資料。由於強分頁具有較高的可寫入次數、可讀出次數、以及較快的資料存取速度,因此加速區222的效能可顯著提升。於一實施例中,加速區222的可寫入次數可被提升5倍以上,而可讀出次數可被提升5倍~10倍。當然,由於控制器212僅使用加速區222的區塊的強分頁以儲存資料,而未利用加速區222的區塊的弱分頁,因此控制器212所使用的加速區222的區塊之資料容量較原本減半。
反之,當控制器212使用正常區224時,均等地使用正常區222的區塊的強分頁及弱分頁以儲存資料,以維持正常區224的資料容量。因此,多層單元快閃記憶體214便同時包括具有較高資料存取速度之加速區222的區塊231~23M以及具有較大資料容量之正常區224的區塊251~25N。於一實施例中,為了避免加速區222的區塊222~23M與正常區224的區塊251~25N互相干擾,因此控制器212對加速區222所包括的區塊231~23M獨立進行磨損平均(wear-leveling),並對正常區224所包括的區塊251~25N獨立進行磨損平均。同時,控制器212以不同的位址鏈結表以分別紀錄加速區222之區塊231~23M與正常區224之區塊251~25N之實體位址與邏輯位址的對應關係,以進行邏輯位址與實體位址之轉換。
第4圖為依據本發明之將資料寫入多層單元快閃記憶體214之方法400的流程圖。控制器212首先自主機202接收欲寫入快閃記憶裝置204之一寫入資料(步驟402)。控制 器212接著判斷該寫入資料是否為重要資料(步驟404),以決定要將該寫入資料寫入多層單元快閃記憶體214之加速區214的區塊231~23M或正常區224的區塊251~25N。於一實施例中,重要資料可為主機202的系統資料,而當該寫入資料為使用者資料時,該寫入資料不為重要資料。於一實施例中,主機212使用的邏輯位址範圍依據一界限值被區分為一第一邏輯位址範圍與一第二邏輯位址範圍。邏輯位址位於第一邏輯位址範圍的資料會被控制器212認為係重要的系統資料。
例如,假設主機212所運用的邏輯位址範圍為0~4095,而界限值被設定為1024,則第一邏輯位址範圍包括0~1023的邏輯位址,而第二邏輯位址範圍包括1024~4095的邏輯位址。此時,控制器212依據自主機202所接收的該寫入資料的邏輯位址與該界限值的相對大小以判斷是否該寫入資料為重要資料。於一實施例中,若該寫入資料的邏輯位址小於該界限值時,則該寫入資料的邏輯位址位於第一邏輯位址範圍,而控制器212判斷該寫入資料為重要資料。
接著,控制器212依該寫入資料是否為重要資料而決定要將該資料寫入多層單元快閃記憶體214的加速區222或正常區224。當控制器212決定該寫入資料為重要資料時,控制器212自多層單元快閃記憶體214的加速區222取得一區塊(步驟406),並將該寫入資料寫入加速區222的該區塊的多個強分頁(步驟408)。於一實施例中,控制器211自加速區的區塊231~23M中選取一目標區塊,自該目標區塊中選取多個目標分頁,判斷是否該等目標分頁為強分頁,以及當該等目標 分頁為強分頁時將該寫入資料寫入該等目標分頁。當控制器212決定該寫入資料不為重要資料時,控制器212自多層單元快閃記憶體214的正常區224取得一區塊(步驟412),並將該寫入資料寫入正常區224的該區塊的分頁(步驟414),而不區分該被寫入分頁為弱分頁或強分頁。
第5圖為依據本發明之交錯式(interleaving)快閃記憶裝置500之區塊圖。於一實施例中,快閃記憶裝置500包括一控制器501以及兩多層單元快閃記憶體502、504。控制器501與多層單元快閃記憶體502、504之間耦接一資料匯流排。與第2圖之多層單元快閃記憶體214相同,多層單元快閃記憶體502包括加速區520及正常區530,而多層單元快閃記憶體504包括加速區540及正常區550。加速區520所包含的區塊521~52M與加速區540所包含的相同次序的區塊541~54M具相對應的關係。同樣的,正常區530所包含的區塊531~53N與正常區550所包含的相同次序的區塊551~55N具相對應的關係。控制器501僅使用加速區520與540的區塊之強分頁以存取資料,而控制器501使用正常區530與550的區塊之所有分頁以存取資料。
控制器501可分別藉晶片致能信號CE1與CE2以分別致能多層單元快閃記憶體502、504。當控制器501自一主機接收一寫入資料,控制器501如方法400般判斷是否該寫入資料為重要資料。當寫入資料為重要資料時,控制器501將寫入資料寫入多層單元快閃記憶體502及504的加速區520及540的次序相對應的區塊的對應分頁,而當寫入資料不為重要 資料時,控制器501將寫入資料寫入多層單元快閃記憶體502及504的正常區520及540的次序相對應的區塊的對應分頁。由於只有一個資料匯流排以傳送寫入資料,控制器501以交錯的方式輪流致能多層單元快閃記憶體502、504,以將寫入資料寫入多層單元快閃記憶體502及504的的次序相對應的區塊的對應分頁。
於一實施例中,控制器501將寫入資料之奇數區段(sector)寫入多層單元快閃記憶體502的加速區520的第X區塊第Y強分頁,且該控制器501接著將寫入資料之偶數區段寫入多層單元快閃記憶體504的加速區540的第X區塊第Y強分頁。於另一實施例中,控制器501將寫入資料之奇數位元組(byte)寫入多層單元快閃記憶體502的加速區520的第X區塊第Y強分頁,且該控制器501接著將寫入資料之偶數位元組寫入多層單元快閃記憶體504的加速區540的第X區塊第Y強分頁。此外,為了避免加速區520的區塊521~52M及加速區540的區塊541~54M與正常區530的區塊531~53N及正常區550的區塊551~55N互相干擾,因此控制器501對加速區520的區塊521~52M及加速區540的區塊541~54M獨立進行磨損平均(wear-leveling),並對正常區530的區塊531~53N及正常區550的區塊551~55N獨立進行磨損平均。
第6圖為依據本發明之多頻道(multi-channel)快閃記憶裝置600之區塊圖。於一實施例中,快閃記憶裝置600包括一控制器601以及兩多層單元快閃記憶體602、604。控制器601與多層單元快閃記憶體602、604之間分別耦接資料匯流排 D1、D2。與第2圖之多層單元快閃記憶體214相同,多層單元快閃記憶體602包括加速區620及正常區630,而多層單元快閃記憶體604包括加速區640及正常區650。加速區620所包含的區塊621~62M與加速區620所包含的相同次序的區塊641~64M具相對應的關係。同樣的,正常區630所包含的區塊631~63N與正常區650所包含的相同次序的區塊651~65N具相對應的關係。控制器601僅使用加速區620與640的區塊之強分頁以存取資料,而控制器601使用正常區630與650的區塊之所有分頁以存取資料。
控制器601可分別藉資料匯流排D1與D2以分別將寫入資料傳送至多層單元快閃記憶體602、604。當控制器601自一主機接收一寫入資料,控制器601如方法400般判斷是否該寫入資料為重要資料。當寫入資料為重要資料時,控制器601將寫入資料寫入多層單元快閃記憶體602及604的加速區620及640的次序相對應的區塊的對應分頁,而當寫入資料不為重要資料時,控制器601將寫入資料寫入多層單元快閃記憶體602及604的正常區620及640的次序相對應的區塊的對應分頁。控制器601以交錯的方式輪流傳送部份寫入資料至多層單元快閃記憶體602、604,以將寫入資料寫入多層單元快閃記憶體602及604的的次序相對應的區塊的對應分頁。
於一實施例中,控制器601將寫入資料之奇數區段(sector)寫入多層單元快閃記憶體602的加速區620的第X區塊第Y強分頁,且該控制器601接著將寫入資料之偶數區段寫入多層單元快閃記憶體604的加速區640的第X區塊第Y 強分頁。於另一實施例中,控制器601將寫入資料之奇數位元組(byte)寫入多層單元快閃記憶體602的加速區620的第X區塊第Y強分頁,且該控制器601接著將寫入資料之偶數位元組寫入多層單元快閃記憶體604的加速區640的第X區塊第Y強分頁。此外,為了避免加速區620的區塊621~62M及加速區640的區塊641~64M與正常區630的區塊631~63N及正常區650的區塊651~65N互相干擾,因此控制器601對加速區620的區塊621~52M及加速區640的區塊641~64M獨立進行磨損平均(wear-leveling),並對正常區630的區塊631~63N及正常區650的區塊651~65N獨立進行磨損平均。
第7圖為依據本發明之多頻道(multi-channel)兼交錯式(interleaving)快閃記憶裝置700之區塊圖。於一實施例中,快閃記憶裝置700包括一控制器701,兩個加速多層單元快閃記憶體720、740,以及兩個多層單元快閃記憶體730、750。控制器701與多層單元快閃記憶體720、730之間耦接資料匯流排D1,而控制器701與多層單元快閃記憶體740、750之間耦接資料匯流排D2。加速多層單元快閃記憶體720所包含的區塊721~72M與加速多層單元快閃記憶體740所包含的相同次序的區塊741~74M具相對應的關係。同樣的,多層單元快閃記憶體730所包含的區塊731~73N與多層單元快閃記憶體750所包含的相同次序的區塊751~75N具相對應的關係。控制器701僅使用加速多層單元快閃記憶體720、740的區塊之強分頁以存取資料,而控制器701使用多層單元快閃記憶體730、750的區塊之所有分頁以存取資料。
控制器701可藉晶片致能信號CE1以致能多層單元快閃記憶體720、740,並藉晶片致能信號CE2以致能多層單元快閃記憶體730、750。當晶片致能信號CE1被致能時,控制器701可藉資料匯流排D1將寫入資料傳送至加速多層單元快閃記憶體720;當晶片致能信號CE2被致能時,控制器701可藉資料匯流排D2將寫入資料傳送至加速多層單元快閃記憶體740。當晶片致能信號CE1被致能時,控制器701可藉資料匯流排D1將寫入資料傳送至多層單元快閃記憶體730;當晶片致能信號CE2被致能時,控制器701可藉資料匯流排D2將寫入資料傳送至多層單元快閃記憶體750。當控制器701自一主機接收一寫入資料,控制器701如方法400般判斷是否該寫入資料為重要資料。當寫入資料為重要資料時,控制器701將寫入資料寫入加速多層單元快閃記憶體720及740的次序相對應的區塊的對應分頁,而當寫入資料不為重要資料時,控制器701將寫入資料寫入多層單元快閃記憶體730及750的次序相對應的區塊的對應分頁。
於一實施例中,控制器701將寫入資料之奇數區段(sector)寫入加速多層單元快閃記憶體720的第X區塊第Y強分頁,且該控制器701接著將寫入資料之偶數區段寫入加速多層單元快閃記憶體740的第X區塊第Y強分頁。於另一實施例中,控制器701將寫入資料之奇數位元組(byte)寫入加速多層單元快閃記憶體720的第X區塊第Y強分頁,且該控制器701接著將寫入資料之偶數位元組寫入加速多層單元快閃記憶體740的第X區塊第Y強分頁。此外,為了避免快閃記憶 體720的區塊721~72M及快閃記憶體740的區塊741~74M與快閃記憶體730的區塊731~73N及快閃記憶體750的區塊751~75N互相干擾,因此控制器701對快閃記憶體720的區塊721~72M及快閃記憶體740的區塊741~74M獨立進行磨損平均(wear-leveling),並對快閃記憶體730的區塊731~73N及快閃記憶體750的區塊751~75N獨立進行磨損平均。
第2圖之快閃記憶裝置204係將一多層單元快閃記憶體214的多個區塊區分為加速區222及224,而控制器212僅使用加速區222之區塊231~23M的強分頁以存儲資料,藉此提高加速區222之資料存取速度,從而顯著提升加速區222的效能。當快閃記憶裝置同時具有兩個以上的多層單元快閃記憶體時,控制器亦可僅單一多層單元快閃記憶體之區塊的強分頁以存儲資料,而提升該多層單元快閃記憶體的效能。第8圖為依據本發明之快閃記憶裝置804的區塊圖。於一實施例中,快閃記憶裝置804包括控制器812、加速多層單元快閃記憶體822、以及多層單元快閃記憶體824。控制器812僅使用加速多層單元快閃記憶體822之區塊831~83M的強分頁以存儲資料,藉此提高加速多層單元快閃記憶體822之資料存取速度,從而顯著提升加速多層單元快閃記憶體822的效能。反之,控制器812使用多層單元快閃記憶體824之區塊851~85N的所有分頁以存儲資料,藉此提高多層單元快閃記憶體824之資料存儲容量。因此,快閃記憶裝置804仍可如第2圖之快閃記憶裝置204般,同時具有兩種不同性質的多層單元快閃記憶體822、824之優點。
雖然本發明已以較佳實施例揭露如上,然其並非用以限定本發明,任何熟習此項技術者,在不脫離本發明之精神和範圍內,當可作些許之更動與潤飾,因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
202‧‧‧主機
204‧‧‧快閃記憶裝置
212‧‧‧控制器
214‧‧‧多層單元快閃記憶體
222‧‧‧加速區
224‧‧‧正常區
231、232、23M、251、252、25N‧‧‧區塊

Claims (19)

  1. 一種快閃記憶裝置,電連接至一主機,包含:一快閃記憶體,其包含一加速區及一正常區,其中該加速區包含至少一第一區塊,該正常區包含至少一第二區塊,其中該第一區塊和該第二區塊包含複數個頁面且該等頁面分為複數個強頁面和複數個弱頁面;以及一控制器,用以接收從該主機傳送來的資料,根據該資料所對應的邏輯位址決定該資料是否為重要資料,若該資料為重要資料,將該資料寫入至該加速區的該第一區塊的該等強頁面,否則將該資料寫入至該正常區的該第二區塊的該等弱頁面;其中該快閃記憶體中的一個記憶單元可儲存為至少兩比特。
  2. 如申請專利範圍第1項所述之快閃記憶裝置,其中該主機使用的邏輯位址範圍依據一界限值被區分為一第一邏輯位址範圍與一第二邏輯位址範圍,而該控制器自該主機接收該寫入資料的一邏輯位址,並比較該邏輯位址與該界限值的大小以判斷是否該寫入資料為重要資料。
  3. 如申請專利範圍第2項所述之快閃記憶裝置,其中當該邏輯位址小於該界限值時,該控制器判斷該寫入資料為重要資料。
  4. 如申請專利範圍第2項所述之快閃記憶裝置,其中該控制器維護一第一位址鏈結表以紀錄該加速區之該等第一區塊之實體位址與該第一邏輯區間之邏輯位址的對應關 係,而該控制器維護一第二位址鏈結表以紀錄該正常區之該等第二區塊之實體位址與該第二邏輯區間之邏輯位址的對應關係。
  5. 如申請專利範圍第1項所述之快閃記憶裝置,其中該控制器對該加速區所包括的該等第一區塊獨立進行磨損平均(wear-leveling),而該控制器對該正常區所包括的該等第二區塊獨立進行磨損平均。
  6. 如申請專利範圍第1項所述之快閃記憶裝置,其中當該寫入資料為重要資料時,該控制器自該等第一區塊中選取一目標區塊,自該目標區塊中選取多個強分頁,並且寫入資料至該等強分頁。
  7. 如申請專利範圍第1項所述之快閃記憶裝置,其中當該寫入資料為該主機的系統資料時,該寫入資料為重要資料;而當該寫入資料為使用者資料時,該寫入資料不為重要資料。
  8. 一種資料寫入方法,用於一快閃記憶裝置中,該快閃記憶裝置含有一快閃記憶體且該快閃記憶裝置耦接至一主機,該方法包括:自該主機接收欲寫入該快閃記憶體的一資料;當該資料為重要資料時,將該資料寫入一加速區的至少一第一區塊的複數個強分頁;以及當該資料不為重要資料時,將該資料寫入一正常區的至少一第二區塊的複數個分頁。
  9. 如申請專利範圍第8項所述之資料寫入方法,其中該快閃記憶體中含有複數個區塊,該等區塊被分為該加速區以及該正常區,其中該加速區中係僅使用該等強分頁來寫入資料。
  10. 如申請專利範圍第8項所述之資料寫入方法,其中當該資料所對應的一邏輯位址小於一界限值時,該資料將被判斷為重要資料。
  11. 如申請專利範圍第8項所述之資料寫入方法,其中更包括:維護一第一位址鏈結表以紀錄該加速區之該等第一區塊之實體位址與一第一邏輯區間之邏輯位址的對應關係;以及維護一第二位址鏈結表以紀錄該正常區之該等第二區塊之實體位址與一第二邏輯區間之邏輯位址的對應關係。
  12. 如申請專利範圍第8項所述之資料寫入方法,其中該方法更包括:對該加速區所包括的該等第一區塊獨立進行磨損平均(wear-leveling);以及對該正常區所包括的該等第二區塊獨立進行磨損平均。
  13. 如申請專利範圍第8項所述之資料寫入方法,其中當該寫入資料為重要資料時,將該寫入資料寫入該加速區的該等第一區塊的強分頁之步驟包括:自該等第一區塊中選取一目標區塊;自該目標區塊中選取多個目標分頁;判斷是否該等目標分頁為強分頁;以及 當該等目標分頁為強分頁時,將該寫入資料寫入該等目標分頁。
  14. 如申請專利範圍第8項所述之資料寫入方法,其中當該資料為該主機的系統資料時,該資料為重要資料。
  15. 如申請專利範圍第8項所述之資料寫入方法,其中當該資料為使用者資料時,該資料不為重要資料。
  16. 如申請專利範圍第8項所述之資料寫入方法,其中強分頁具有較高的可寫入次數,而弱分頁具有較低的可寫入次數。
  17. 如申請專利範圍第8項所述之資料寫入方法,其中強分頁的可讀出次數較高,而弱分頁可讀出次數較低。
  18. 如申請專利範圍第8項所述之資料寫入方法,其中強分頁的資料存取速度較快,而弱分頁的資料存取速度較慢。
  19. 如申請專利範圍第8項所述之資料寫入方法,其中強分頁的資料寫入時間較短,而弱分頁的資料寫入時間較長。
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