TWI494667B - 線路基板及包含其之顯示面板 - Google Patents

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TWI494667B
TWI494667B TW102117574A TW102117574A TWI494667B TW I494667 B TWI494667 B TW I494667B TW 102117574 A TW102117574 A TW 102117574A TW 102117574 A TW102117574 A TW 102117574A TW I494667 B TWI494667 B TW I494667B
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Tingwei Chung
Tsaichi Yeh
Kuanting Chen
Minghuei Lin
Peichi Hsu
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Au Optronics Corp
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Description

線路基板及包含其之顯示面板
本發明是有關於一種線路基板及顯示面板。
一般來說，液晶顯示面板是由畫素陣列基板、彩色濾光陣列基板和夾於兩基板之間的液晶層所構成。在畫素陣列基板中，會在非顯示區設置接墊以及引線，以使畫素陣列與半導體晶片電性連接。
接墊上方設有透明導電層，以讓半導體晶片的導電凸塊可藉由異方性導電膠中的導電粒子電性連接至透明導電層而連接至接墊以及引線。當包含接墊、引線及透明導電層的結構製作完成後，將進行電性檢測。然而電性檢測只能檢測出接墊與引線的電性異常，而未能檢測出透明導電層的異常。如此一來，於後段製程中，透明導電層異常的問題才會浮現，造成製造成本上的浪費。
本發明之一態樣提供一種線路基板，其包含基材、 第一引線、第二引線、絕緣層以及接墊。基材具有接墊區、第一非接墊區及第二非接墊區，第一非接墊區及第二非接墊區分別位於接墊區之不同側。第一引線由第一非接墊區延伸至接墊區。第二引線由第二非接墊區延伸至接墊區。絕緣層位於第一引線與第二引線之間。接墊位於基材之接墊區上，且接墊係電性連接第一引線與第二引線。
根據本發明一實施方式，線路基板更包含一畫素陣列，位於基材之第一非接墊區上，且畫素陣列電性連接第一引線。
根據本發明一實施方式，線路基板更包含一保護層覆蓋第二引線，且第二引線位於絕緣層上。
根據本發明一實施方式，接墊包含第一接墊與第二接墊，第一接墊係與第一引線屬於同一導電圖案層，第二接墊疊構於第一接墊上。
根據本發明一實施方式，第二接墊包含一透明導電層。
根據本發明一實施方式，第二接墊與第二引線屬於同一導電圖案層。
根據本發明一實施方式，接墊的數量為複數個，且接墊沿一方向上排列成行且更沿另一方向排列成列，其中兩相鄰之接墊間的水平間距為約10微米至35微米。
根據本發明一實施方式，接墊的數量為複數個，且接墊沿一方向排列成行且更沿另一方向排列成列，其中單列上相鄰兩接墊之相同側邊之間的距離為D2，單行上之接 墊的數量為N，間隙參數為Dp，其中Dp=D2/N，Dp為約5微米至10微米。
根據本發明一實施方式，線路基板更包含一半導體晶片，位於基材之接墊區上，其中半導體晶片具有至少一導電凸塊，此導電凸塊電性連接接墊。
根據本發明一實施方式，導電凸塊之底面積小於或等於約700微米平方。
本發明之另一態樣提供一種顯示面板，其包含線路基板、對向基板以及顯示材料層。線路基板包含基材、第一引線、第二引線、絕緣層以及多個接墊。基材具有接墊區、第一非接墊區及第二非接墊區，第一非接墊區及第二非接墊區分別位於接墊區之不同側。第一引線由第一非接墊區延伸至接墊區。第二引線由第二非接墊區延伸至接墊區。絕緣層位於第一引線與第二引線之間。接墊位於基材之接墊區上，且接墊係電性連接第一引線與第二引線。顯示材料層夾設於線路基板及對向基板間。
1‧‧‧顯示面板
3‧‧‧線
4‧‧‧線
5‧‧‧線
10‧‧‧線路基板
20‧‧‧對向基板
30‧‧‧顯示材料層
110‧‧‧基材
120‧‧‧第一引線
130‧‧‧第二引線
140‧‧‧絕緣層
142‧‧‧貫穿孔
150‧‧‧接墊
152‧‧‧第一接墊
154‧‧‧第二接墊
160‧‧‧保護層
162‧‧‧貫穿孔
170‧‧‧半導體晶片
172‧‧‧導電凸塊
180‧‧‧異方性導電膠
D1‧‧‧距離
D2‧‧‧距離
d1‧‧‧接墊與第一引線間的距離
d2‧‧‧接墊與第二引線間的距離
d3‧‧‧相鄰兩引線間的距離
L1‧‧‧接墊的長度
L2‧‧‧區域的長度
P‧‧‧畫素結構
R1‧‧‧第一非接墊區
R2‧‧‧第二非接墊區
Rp‧‧‧接墊區
W1‧‧‧接墊的寬度
W2‧‧‧區域的寬度
W3‧‧‧第一引線的寬度
W4‧‧‧第二引線的寬度
X‧‧‧方向
Y‧‧‧方向
Z‧‧‧方向
為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：
第1圖係繪示依照本發明第一實施方式之線路基板的上視示意圖。
第2圖係繪示第1圖之線路基板的局部上視圖。
第3圖係顯示第2圖之線段3的剖面圖。
第4圖係繪示沿第2圖之線段4的剖面圖。
第5圖係繪示沿第2圖之線段5的剖面圖。
第6圖係繪示依照本發明一實施方式的接墊排列的上視圖。
第7圖係繪示依照本發明另一實施方式的接墊排列的上視圖。
第8圖係繪示依照本發明又一實施方式的接墊排列的上視圖。
第9圖係繪示半導體晶片與第5圖之線路基板的剖面圖。
第10圖係繪示依照本發明第二實施方式之線路基板的剖面圖。
第11圖係繪示依照本發明第三實施方式之線路基板的局部上視圖。
第12圖係繪示依照本發明第四實施方式之線路基板的局部上視圖。
第13圖係繪示依照本發明一實施方式之顯示面板的剖面圖。
以下將以圖式揭露本發明之複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本 發明。也就是說，在本發明部分實施方式中，這些實務上的細節是非必要的。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。
第1圖繪示依照本發明第一實施方式之線路基板10的上視示意圖。如第1圖所示，線路基板10包含基材110，且此基材110具有接墊區Rp、第一非接墊區R1與第二非接墊區R2。第一非接墊區R1與第二非接墊區R2分別位於接墊區Rp的不同側。在本實施方式中，第一非接墊區R1與第二非接墊區R2分別位於接墊區Rp的相對兩側。亦即，接墊區Rp位於第一非接墊區R1與第二非接墊區R2之間。
在本實施方式中，線路基板10更可包含畫素陣列(未標示)，此畫素陣列位於基材110之第一非接墊區R1上。一般而言，畫素陣列可包含掃描線(未繪示)、資料線(未繪示)與畫素結構P，其中掃描線與資料線交錯，畫素結構P電性連接掃描線與資料線，但不限於此。當然，於實際應用中，製造者亦可設置其他合適的元件於基材110之第一非接墊區R1上，不以以上例示者為限。
第2圖繪示第1圖之線路基板10的局部上視圖。第3圖繪示沿第2圖之線3的剖面圖。請同時參照第2圖與第3圖，本實施方式之線路基板10除了包含基材110外，更可包含第一引線120、第二引線130、絕緣層140與接墊150。第一引線120由第一非接墊區R1延伸至接墊區Rp。第二引線130由第二非接墊區R2延伸至接墊區Rp。絕緣 層140位於第一引線120與第二引線130之間。接墊150位於基材110之接墊區Rp上，且此接墊150電性連接第一引線120與第二引線130。
如第3圖所示，第一引線120與第二引線130藉由絕緣層140彼此隔離，而分屬不同的導電圖案層。更具體地說，絕緣層140覆蓋於第一引線120上，而第二引線130則位於絕緣層140上。接墊150包括第一接墊152與第二接墊154。第一接墊152與第一引線120屬於同一導電圖案層。第二接墊154疊構於第一接墊152上，且此第二接墊154包含一透明導電層。更具體地說，絕緣層140可包含貫穿孔142於其中，此貫穿孔142暴露出第一接墊152。第二接墊154穿過絕緣層140的貫穿孔142，而電性連接第一引線120與第二引線130。詳細而言，第一接墊152為第一引線120與貫穿孔142之垂直投影所重疊之部分，即第一接墊152為第一引線120之一部分。
回到第2圖，在測試時，製造者可將測試電路電性連接至基材110之第二非接墊區R2上，使得測試電路的測試訊號由第二引線130通入線路基板10中之元件。由於第二接墊154電性連接分屬不同導電圖案層的第一引線120與第二引線130，因此測試訊號必需要經過第二接墊154才能到達第一引線120，進行後續測試。一旦第二接墊154異常(例如未形成第二接墊154或第二接墊154形成不完整)，或貫穿孔142異常(例如未挖通)，測試訊號就無法進入第一引線120，使得測試結果顯示為異常。因此，這種設 計可以提高異常線路基板10的攔檢率，避免讓異常的線路基板10進入中段或後段製程，造成製造成本的浪費。
上述之測試電路例如可為軟性電路板、短路棒(shorting bar)、測試線路或上述之組合。當然，於實際應用中，製造者亦可設置其他合適的元件於基材110之第二非接墊區R2上，不以以上例示者為限。
上述之基材110的材質例如可為玻璃、石英、高分子材料、塑膠、不透光材料、反射材料或其他合適的材質。應了解到，以上所舉之基材110的材質僅為例示，而非用以限制本發明，本發明所屬技術領域中具有通常知識者，應視實際需要，彈性選擇基材110的實施方式。
在本實施方式中，第一引線120的一端可電性連接接墊150，另一端可電性連接第一非接墊區R1上的元件，例如：畫素陣列。換言之，畫素陣列可電性連接第一引線120。第二引線130的一端(譬如為第二引線130的側壁)可電性連接接墊150，另一端可電性連接第二非接墊區R2上的元件，例如：軟性電路板、短路棒、測試線路或上述之組合。第一引線120與第二引線130可為單層或多層結構，其材質可為金屬，例如：鉬(Mo)、鉻(Cr)、鋁(Al)、釹(Nd)、鈦(Ti)、銅(Cu)、銀(Ag)、金(Au)、鋅(Zn)、銦(In)、鎵(Ga)、上述的組合或合金。
應了解到，雖然第3圖將第二引線130繪示在第一引線120的上方，但此並不限制本發明。實際上，在本實施方式之線路基板10的其他局部區域中，第一引線120亦 可位於第二引線130的上方。
舉例來說，第4圖繪示沿第2圖之線4的剖面圖。在第4圖中，第一引線120位於第二引線130的上方。第一接墊152與第二引線130屬於同一導電圖案層。第二接墊154同樣為透明導電層，且亦穿過絕緣層140的貫穿孔142，而電性連接第一引線120與第二引線130。詳細而言，第一接墊152為第二引線130與貫穿孔142之垂直投影所重疊之部分，即第一接墊152為第二引線130之一部分。
第5圖繪示沿第2圖之線5的剖面圖。如第5圖所示，在本實施方式中，兩相鄰之引線(例如兩相鄰之第一引線120)分屬於不同的導電圖案層。一般而言，若兩相鄰之引線屬於同一導電圖案層，則這兩條引線之間的水平間距(亦即，沿方向X的間距)就不能太近，以避免兩條引線發生電容耦合現象，造成訊號的干擾。相對地，在本實施方式中，由於兩相鄰之引線(例如兩相鄰之第一引線120)分屬於不同的導電圖案層，因此兩者之間除了具有水平間距外，更具有垂直間距(亦即，沿方向Z的間距)。因此，製造者在兩相鄰之引線間(例如兩相鄰之第一引線120)就不需要預留太大的水平間距，以節省引線在基材110上所佔據的空間。
回到第2圖。由於引線間(例如兩相鄰之第一引線120)的水平間距縮小，因此接墊150也可以排列得更密集。在本實施方式中，兩相鄰之接墊150間的水平間距D1可為約10微米至35微米。也就是說，沿方向X排列之相鄰兩 接墊150間的距離為約10微米至35微米。
此外，雖然在第2圖將兩相鄰之引線(例如兩相鄰之第一引線120)繪示為彼此分開，但此並不限制本發明。實際上由於兩相鄰之引線間具有垂直間距，因此由俯視觀之，兩相鄰之引線亦可彼此緊鄰，甚至可至少部分重疊。本發明所屬技術領域中具有通常知識者，應視實際需要，彈性選擇第一引線120與第二引線130的實施方式。
在本實施方式中，接墊150呈矩陣狀排列於基材110之接墊區Rp上。更具體而言，第2圖之接墊150將沿方向X排列成列，沿方向Y排列成行，並彼此對齊。
在本實施方式中，單行接墊150的數量可大於或等於4，以提高單位長度(亦即，沿方向X的長度)下，接墊150的排列數量。一般來說，單行接墊150的數量越多，則單位長度下的接墊150排列數量就越多，接墊150的間隙參數也越短。上述之接墊150的間隙參數可由下式(1)求得：Dp=D2/N.............................................................式(1)
其中，Dp為接墊150的間隙參數，D2為單列上(X方向上)相鄰兩接墊150之相同側邊之間的距離，N為單行接墊150的數量。
以下將詳述間隙參數Dp與單行接墊150的數量N之間的關係。例如以第6圖所示，單行接墊150的數量N只有一個(亦即，接墊150排成一列)，故間隙參數Dp即為D2。如第7圖所示，單行接墊150的數量N有兩個(亦即，接墊150排成兩列)，故間隙參數Dp為D2/2。如第8圖所 示，單行接墊150的數量N有三個(亦即，接墊150排成三列)，故間隙參數Dp為D2/3。如第2圖所示，單行接墊數量N有四個(亦即，接墊150排成四列)，故間隙參數Dp為D2/4。因此，當距離D2為定值時，若單行接墊150的數量N越多，則間隙參數Dp越小。在本實施方式中，第2圖所示的接墊150的間隙參數Dp可為約5微米至10微米。
上述之接墊150的材質可為導電材料，例如：金屬或透明導電材料。更具體地說，上述之第一接墊152的材質可為金屬，例如鉬(Mo)、鉻(Cr)、鋁(Al)、釹(Nd)、鈦(Ti)、銅(Cu)、銀(Ag)、金(Au)、鋅(Zn)、銦(In)、鎵(Ga)、上述的組合或合金。上述之第二接墊154的材質可為透明導電材料，例如氧化銦錫(ITO)、氧化銦鋅(IZO)、氧化鉿(HfOx)、氧化鋅(ZnOx)、氧化鋁鋅(AZO)、氧化鋁錫(ATO)、氧化銦鎵鋅(IGZO)、氧化鎵鋅(GZO)、氧化銦鈦(ITiO)、氧化銦鉬(IMO)或上述的組合。
如第3圖所示，本實施方式之線路基板10更可包含保護層160。此保護層160覆蓋第二引線130，且第二引線130位於絕緣層140上。上述之保護層160具有貫穿孔162於其中，此貫穿孔162暴露出第二引線130的側面。絕緣層140之貫穿孔142與保護層160之貫穿孔162共同構成連通孔(未標示)。第二接墊154透過此連通孔而電性連接第一引線120與第二引線130。上述之絕緣層140與保護層160可為單層或多層結構，其材質可為介電材料，例如：氮化矽、氧化矽、氮氧化矽、無機介電材料、有機介電材料 或上述的組合。
第9圖係繪示半導體晶片與第5圖之線路基板的剖面圖。在組裝時，半導體晶片170(例如：掃描驅動晶片(scan driver IC)或資料驅動晶片(data driver IC))可透過異方性導電膠180而黏著於基材110的接墊區Rp上，使得半導體晶片170上的導電凸塊172透過連通孔，而電性連接至接墊150。如此一來，半導體晶片170的驅動訊號即可透過接墊150與第一引線120，而傳送至畫素陣列中，以驅動畫素陣列進行顯示操作。
應用本實施方式，因為引線之間的間距可以縮小，因此接墊150的排列可以更密集。是故，對於相同導電凸塊172數量(亦即，通道數)的半導體晶片170而言，組裝者可以用體積更小的半導體晶片170來配置足夠的導電凸塊172(亦即，通道數)，達到降低半導體晶片170成本的效果。此外，對於相同體積的半導體晶片170而言，本實施方式因為接墊150排列得更密集，因此半導體晶片170可以提供更多的導電凸塊172(亦即，通道數)，達到高解析度的顯示效果。再者，對於大尺寸多半導體晶片170的產品，應用本實施方式可以減少半導體晶片170的數量，降低玻璃上晶片(chip-on-glass,COG)製程的產距時間(tact time)。另外，也因為接墊150排列得更密集，因此黏合半導體晶片170與接墊150之異方性導電膠180的用量將可以減少。
上述之異方性導電膠180可為高密度或高粒子捕捉率的異方性導電膠180。在本實施方式中，異方性導電膠 180的粒子捕捉數不小於3顆。
第10圖繪示依照本發明第二實施方式之線路基板的剖面圖。如第10圖所示，第一引線120與第二引線130藉由絕緣層140彼此隔離。接墊150包括第一接墊152與第二接墊154，第二接墊154疊構於第一接墊152上。第一接墊152與第一引線120屬於同一導電圖案層。值得注意的是，第二接墊154與第二引線130屬於同一導電圖案層。絕緣層140可具有貫穿孔142，此貫穿孔142暴露出第一接墊152。第二接墊154之至少一部份位於絕緣層140的貫穿孔142中，而電性連接第一引線120與第二引線130。類似於第3圖所示之實施方式，在測試時，一旦第二接墊154異常(例如未形成第二接墊154或第二接墊154形成不完整)，或貫穿孔142異常(例如未挖通)，測試訊號就無法由第二引線130進入第一引線120，使得測試結果顯示為異常。因此，這種設計可以提高異常線路基板的攔檢率，避免讓異常的線路基板進入中段或後段製程，造成製造成本的浪費。
第11圖繪示依照本發明第三實施方式之線路基板的局部上視圖。與第2圖不同的是：在第11圖中，單行接墊150的數量有五個。因此，在本實施方式中，單位長度下的接墊150排列數量將會較第2圖多。
下述將說明本實施方式中各元件的尺寸。由於本實施方式之線路基板可應用於不同領域，故各元件尺寸(如高度、寬度、長度等)、形狀或元件間的距離可依據該領域的 考量要點來加以設計。因此，下述各元件尺寸以及元件間距離的數值範圍僅為例示，並非用以限制本發明。
如第11圖所示，接墊150具有長度L1與寬度W1。長度L1為約40微米至100微米，寬度W1為約10微米至20微米。虛線繪示半導體晶片(未繪示)之導電凸塊(未繪示)接觸接墊150的區域，此區域具有長度L2與寬度W2。長度L2為約20微米至80微米，寬度W2為約7微米至17微米。在本實施方式中，半導體晶片之各導電凸塊的底面積(即L2×W2)小於或等於約700平方微米。
此外，第一引線120的寬度W3與第二引線130的寬度W4可相同或不同。如第11圖所示，第一引線120的寬度W3與第二引線130的寬度W4大致相同，且寬度W3與寬度W4皆不大於約4微米。
接墊150與第一引線120間的距離d1以及接墊150與第二引線130間的距離d2皆不大於約4微米。另外，相鄰兩引線間的距離d3不大於約1微米。
第12圖繪示依照本發明第四實施方式之線路基板的局部上視示意圖。與第2圖不同的是：在第12圖中，相鄰兩引線間並無間隙，因此單列上兩相鄰接墊間的距離D1，與單列上相鄰兩接墊150之相同側邊之間的距離D2都可以縮小，此外，同一行上兩相鄰接墊150間的距離以及接墊150面積和導電凸塊(未繪示)之底面積亦可以縮小，導電凸塊(未繪示)之底面積小於或等於約325平方微米，接墊150的排列也更密集。
第13圖繪示依照本發明一實施方式之顯示面板1的剖面示意圖。顯示面板1包含本發明上述實施方式之線路基板10、對向基板20以及顯示材料層30。
在本實施方式中，線路基板10可為如第1圖所繪示之畫素陣列基板。另外，線路基板10也可為彩色濾光片位於陣列上(color filter on array,COA)基板或陣列位於彩色濾光片上(array on color filter,AOC)基板。第一非接墊區R1可視為顯示區，接墊區Rp與第二非接墊區R2可視為非顯示區。引線與接墊之設置方式可如第2~12圖所繪示。
對向基板20與線路基板10相對設置。依據顯示面板1的結構，可選擇不同的對向基板20。顯示面板1例如但不限於非自發光顯示器(non-self-emissive display)或自發光顯示器(self-emissive display)。對向基板20可以是單純的空白基板或設置有對向電極(未繪示)的基板。另外，對向基板20上還可進一步設置彩色濾光片(未繪示)、遮光圖案層(未繪示)或其組合。
顯示材料層30設置於線路基板10與對向基板20之間。在此不限顯示材料層30的材料，顯示材料層30可包含非自發光材料、自發光材料或其他合適的材料。非自發光材料例如為液晶、電濕潤、電泳或其他合適的材料。自發光材料例如為有機發光材、無機發光材或其他合適的材料。
雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神 和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
3‧‧‧線
4‧‧‧線
5‧‧‧線
110‧‧‧基材
120‧‧‧第一引線
130‧‧‧第二引線
142‧‧‧貫穿孔
154‧‧‧第二接墊
162‧‧‧貫穿孔
D1‧‧‧距離
D2‧‧‧距離
R1‧‧‧第一非接墊區
R2‧‧‧第二非接墊區
Rp‧‧‧接墊區
X‧‧‧方向
Y‧‧‧方向
Z‧‧‧方向

Claims (10)

  1. 一種線路基板，包含：一基材，具有一接墊區、一第一非接墊區與一第二非接墊區，該第一非接墊區與該第二非接墊區分別位於該接墊區之不同側；一第一引線，該第一引線由該第一非接墊區延伸至該接墊區；一第二引線，該第二引線由該第二非接墊區延伸至該接墊區，該第二引線具有一側面；一絕緣層，位於該第一引線與該第二引線之間，該絕緣層具有一第一貫穿孔；一保護層，位於該絕緣層上之該第二引線的上方，該保護層具有一第二貫穿孔大致對準該第一貫穿孔，且暴露出該側面；以及一接墊，位於該基材之該接墊區上，其中該接墊透過該第一貫穿孔接觸該第一引線並接觸該第二引線之該側面，且該第一貫穿孔接觸該第一引線及該側面。
  2. 如請求項1所述之線路基板，更包含：一畫素陣列，位於該基材之該第一非接墊區上，且該畫素陣列電性連接該第一引線。
  3. 如請求項1所述之線路基板，其中該接墊包含：一第一接墊，其中該第一接墊與該第一引線屬於同一 導電圖案層；以及一第二接墊，疊構於該第一接墊上。
  4. 如請求項3所述之線路基板，其中該第二接墊包含一透明導電層。
  5. 如請求項3所述之線路基板，其中該第二接墊與該第二引線屬於同一導電圖案層。
  6. 如請求項1所述之線路基板，其中該接墊的數量為複數個，且該些接墊沿一方向排列成行且更沿另一方向排列成列，其中兩相鄰之該些接墊間的水平間距為約10微米至35微米。
  7. 如請求項1所述之線路基板，其中該接墊的數量為複數個，且該些接墊沿一方向排列成行且更沿另一方向排列成列，其中單列上相鄰兩接墊之相同側邊之間的距離為D2，單行上之該接墊的數量為N，間隙參數為Dp，其中Dp=D2/N，Dp為約5微米至10微米。
  8. 如請求項1所述之線路基板，更包含：一半導體晶片，位於該基材之該接墊區上，其中該半導體晶片具有至少一導電凸塊，該導電凸塊電性連接該接墊，其中該導電凸塊之底面積小於或等於約700微米平方。
  9. 一種顯示面板，包含：一線路基板，包含：一基材，具有一接墊區、一第一非接墊區及一第二非接墊區，該第一非接墊區與該第二非接墊區分別位於該接墊區之不同側；一第一引線，該第一引線由該第一非接墊區延伸至該接墊區；一第二引線，該第二引線由該第二非接墊區延伸至該接墊區，該第二引線具有一側面；一絕緣層，位於該第一引線與該第二引線之間，該絕緣層具有一第一貫穿孔；一保護層，位於該絕緣層上之該第二引線的上方，該保護層具有一第二貫穿孔大致對準該第一貫穿孔，且暴露出該側面；以及一接墊，位於該基材之該接墊區上，其中該接墊透過該第一貫穿孔接觸該第一引線並接觸該第二引線之該側面，且該第一貫穿孔接觸該第一引線及該側面；一對向基板；以及一顯示材料層，夾設於該線路基板及該對向基板間。
  10. 一種線路基板，包含：一基材，具有一接墊區、一第一非接墊區與一第二非接墊區，該第一非接墊區與該第二非接墊區分別位於該接 墊區之不同側；一第一引線，該第一引線由該第一非接墊區延伸至該接墊區；一第二引線，該第二引線由該第二非接墊區延伸至該接墊區，該第二引線具有一側面；一絕緣層，位於該第一引線與該第二引線之間，該絕緣層具有一第一貫穿孔；一保護層，位於該絕緣層上之該第二引線的上方，該保護層具有一第二貫穿孔大致對準該第一貫穿孔，且暴露出該側面；以及一接墊，位於該基材之該接墊區上，其中該接墊接觸該第一引線及該第二引線，該第一貫穿孔接觸該第一引線及該側面。
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