TWI489531B - Manufacture method and electrode structure of electronic parts - Google Patents

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Yohsuke Shibuya
Naomu Kitano
Eitaroh Morimoto
Koji Yamazaki
Yu Sato
Takuya Seino
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Canon Anelva Corp
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Description

電子零件之製造方法及電極構造
本發明，係為有關於電子零件之製造方法以及電極構造者，特別是，係為有關於具備有在被形成於被處理體處之凹部內而將金屬膜作填埋之工程的電子零件之製造方法以及電極構造者。
在至今為止之半導體積體電路中，係使用有閘極優先(gate first)方式，亦即是所謂的在晶圓表面上形成閘極絕緣膜或閘極電極，之後藉由蝕刻來進行加工之方法。近年來，隨著元件之細微化，MOSFET之閘極絕緣膜之薄膜化係日益進展，當在閘極絕緣膜處使用有SiO2 的情況時，在身為近年之要求值的膜厚2nm以下的情況中，係會產生穿隧電流，而閘極漏洩電流係增大。因此，近年來，係對於將閘極絕緣膜材料置換為較SiO2 膜而比介電率更高之高介電質材料一事有所檢討。藉由此方法，就算是將實際之絕緣膜厚度增厚，亦能夠將SiO2 換算膜厚(EOT：Equivalent Oxide Thickness)薄化。在近日之閘極長度22nm以下之MOSFET中所要求的EOT膜厚， 係有著更進一步減低的要求，為了滿足此要求，係有必要將實際之絕緣膜厚增厚，並將閘極漏洩電流降低。但是，在閘極優先方式中，由於係在閘極形成後而進行源極/汲極形成工程，因此，閘極絕緣膜或閘極電極係被加熱，並產生絕緣膜和金屬膜之由於加熱所導致的擴散，而導致Mobility之劣化或動作電壓(Vt)之偏差的發生，並成為問題。因此，為了解決此些之問題，係對於先進行源極/汲極之形成，最後再形成閘極絕緣膜和閘極電極之閘極最後(Gate-Last)方式而進行廣泛的研究開發。在此方式中，由於係在最後才形成閘極部，因此，可以想見，係能夠將對於閘極部之加熱溫度降低，並對於在閘極優先方式中會成為課題的Mobility之劣化或動作電壓(Vt)之偏差作抑制。閘極最後方式之課題，係在於需要在作了15nm以下之開口並且深度為30nm以上之形狀(以下，記載為溝渠)中而成膜各種金屬薄膜，並將被成膜在溝渠側壁或底部之材料控制在所期望之膜厚一點上。又，由於係將各種金屬薄膜作層積，因此亦成為有必要對於金屬薄膜間之相互擴散作抑制。
在閘極最後方式中，作為形成各種金屬薄膜材料之方法，係可列舉出CVD(Chemical Vapor Deposition)法、原子層吸附堆積法、濺鍍法。CVD法，由於在形成過程中係存在有培養時間(incubation time)，因此，在膜厚之控制性、面內均一性、再現性上係會成為課題。原子層吸附堆積法，雖然在膜厚之控制性 上係為優良，但是，在形成較厚之膜的情況時，成長時間係變長，並且由於係使用有高價之原料氣體，因此會發生成本上的問題。在使用有此些之原料氣體的化學反應之方法中，雖然不僅是在溝渠部之底面而亦可在側壁處均等地形成膜，但是，另一方面，若是成膜膜厚變厚，則溝渠開口部係會變窄。作為對此些問題作解決之手段的其中一者，係提案有藉由在膜厚之控制性、面內均一性、再現性上為優良的濺鍍法來形成各種金屬薄膜材料之方法。
例如，在專利文獻1中，係揭示有一種藉由以1Torr以上之高壓來進行濺鍍的方法而能夠與CVD法相同的亦對於溝渠部之側壁進行成膜的裝置。在此方法中，藉由以高壓來進行濺鍍，由於濺鍍離子之對於晶圓表面的指向性係被作抑制，因此係亦能夠對於溝渠部側壁而作形成。在專利文獻2中，係揭示有一種：在使用濺鍍法來形成Ti、TiN層積阻障基底之後，為了促進Al膜之遷移而形成Seed-Al層，再使Al以高溫來進行遷移並作填埋的技術以及裝置。在此方法中，係揭示有：藉由Ti、TiN層積阻障基底，能夠對於Al擴散作抑制並且在溝渠中將Al作埋入。
在專利文獻3中，為了將以高溫而作了成膜的低熔點金屬之凝集作防止乃至於降低，並形成具備有充分之阻障性以及浸濕性的阻障層，而在凹部中將低熔點金屬遍佈四處地作良好的填充，係揭示有下述之電子零件之製造方法，其係具備有：對於與被處理體相接之電極施加 第1偏壓電力，並藉由電漿處理來在被處理體之上成膜由TiNx所成之第1阻障膜的步驟；和對於電極施加會賦予較第1偏壓電力而更小之離子射入能量的第2偏壓電力地、或者是並不施加偏壓電力地，而藉由電漿處理來在第1阻障層上成膜由TiNx所成之第2阻障層的步驟；以及在第2阻障層上填充低熔點金屬的步驟。
在專利文獻4中，係揭示有一種電子零件之製造方法，其係為了成為就算是在開口徑22nm以下之細微的溝渠中亦能夠並不使開口徑減少地來將Al作埋入，而具備有：第1工程，係一面藉由將複數之磁鐵以位置在多角形格子之格子點的位置處並且使相鄰接之磁鐵成為相異之極性的方式來作了配置的磁石單元，來在靶材表面上形成磁場，一面藉由濺鍍法，來在被形成有凹部之被處理體處成膜包含有氮化鈦之阻障層；和第2工程，係在阻障層上直接將低熔點金屬層在能夠使低熔點金屬層流動之溫度條件下而作填充。
如同上述一般，在近年之對於極細微圖案所進行的成膜中，由於係將各種金屬薄膜作層積，因此係會發生溝渠開口徑之減少。故而，係成為需要一種就算是將各種金屬薄膜作層積亦能夠對於開口徑之減少極力作抑制的金屬薄膜形成技術。又，在Al之埋入中，係得知會由於Al之擴散而導致在閘極電極部處所使用的金屬膜之特性劣化，因此亦成為需要一種對於Al之擴散作抑制的極薄膜阻障層形成技術。
〔先前技術文獻〕 〔專利文獻〕
[專利文獻1]日本特表2004-506090號公報
[專利文獻2]日本專利第3193875號公報
[專利文獻3]國際公開第2011/081202號
[專利文獻4]日本特開2011-153374號公報
然而，在上述之技術中，係分別存在有下述一般之課題。
在專利文獻1所記載之以1Torr以上之高壓來進行濺鍍的方法中，雖然能夠進行對於溝渠側壁之成膜，但是若是溝渠之開口部縮小至15nm以下，則會有使溝渠開口部變窄的課題。又，在專利文獻2所記載之Al埋入方法中，為了對於Al擴散作抑制，係有著不得不將Ti、TiN層積阻障膜作較厚之成膜的課題。又，為了促進Al之遷移，係在Ti、TiN層積阻障膜上而更進而形成Seed-Al層，因此，係有著使溝渠開口部變窄的課題。
另一方面，在專利文獻3所記載之方法中，為了防止乃至於降低以高溫所成膜之低熔點金屬的凝集，並對於凹部而將低熔點金屬遍佈四處地作良好填充，係不得不成膜第1阻障層和第2阻障層，而有著阻障層變厚之課題。另一方面，在專利文獻4所記載之方法中，就算是 開口徑22nm以下之細微的溝渠，也能夠並不使開口徑減少地來將Al作埋入。但是，在專利文獻4所記載之方法中，係必須要在能夠使Al層流動之溫度條件下而進行填充，在開口徑15nm以下之細微之溝渠的情況時，會有Al膜表面之凹凸對於電子零件的性能造成影響之虞。
本發明，係為針對上述先前技術之課題所進行者，其目的，係在於提供一種：對於上述之課題作改善，並能夠對於溝渠開口部之減少作抑制，且能夠對於被埋入至溝渠部中之金屬膜的擴散作抑制之電子零件之製造方法。
本發明者們，係為了解決上述課題而進行了努力檢討，其結果，係發現了：藉由在被形成於被處理體之凹部(例如，溝渠部)內，形成第1電極構成層(例如，TiAl膜)(第1工程)，並藉由對於第1電極構成層(例如，TiAl膜)之表面進行電漿氮化而形成氮化層，來形成極薄阻障層(例如，TiAlN膜)(第2工程)，再藉由在極薄阻障層(例如，TiAlN膜)之上形成第2電極構成層(例如，Al配線層)(第3工程)，就算是在極薄阻障層(例如，TiAlN膜)和第2電極構成層(例如，Al配線層)之間並不更進而存在有Seed-Al層，也能夠在極薄阻障層(例如，TiAlN膜)上，將第2電極構成層(例如，Al配線層)在表面上並不存在有凹凸地來平坦的直接作埋入，並完成了本發明。
亦即是，為了達成上述目的，本發明之其中 一種形態，係為一種電子零件之製造方法，其特徵為，具備有：第1工程，係在被形成於被處理體處之凹部內，而形成第1電極構成層；和第2工程，係將前述第1電極構成層之表面氮化而形成氮化層；和第3工程，係在前述氮化層之上而形成第2電極構成層。
若依據本發明，則藉由在被形成有凹部(例如，溝渠部)之被處理體上，形成第1電極構成層(例如，TiAl膜)(第1工程)，並藉由對於第1電極構成層(例如，TiAl膜)之表面進行電漿氮化而形成氮化層，來形成極薄阻障層(例如，TiAlN膜)(第2工程)，再藉由在極薄阻障層(例如，TiAlN膜)之上形成第2電極構成層(例如，Al配線層)(第3工程)，就算是開口徑為15nm以下之細微的溝渠，亦能夠對於開口徑的減少作抑制並將金屬埋入。故而，就算是在將具備有本發明之將金屬膜作埋入之工程的電子零件之製造方法適用在配線工程之製造方法中的情況時，亦能夠對於開口徑15nm以下之細微的溝渠之開口徑的減少作抑制並將金屬膜作埋入。又，藉由本發明之電子零件之製造方法所形成的電極構造，由於係能夠對於開口徑15nm以下之細微的溝渠之開口徑的減少作抑制，並在極薄阻障層(例如，TiAlN膜)上而將金屬配線層以在表面上並不存在有凹凸的方式來平坦地形成，因此，在埋入性能上係為優良，而可得到能夠將閘極最後方式之元件的良率改善之效果。
1‧‧‧Si基板
2‧‧‧閘極絕緣膜
3‧‧‧氮化鈦膜
4‧‧‧TiAl膜
5‧‧‧TiAlN膜
6‧‧‧Ti或TiN基底膜
7‧‧‧Al膜
100‧‧‧PCM濺鍍處理裝置
101‧‧‧靶材電極用整合機
102‧‧‧靶材電極用高頻電源
103‧‧‧DC電源
201‧‧‧腔
202‧‧‧上部壁
203‧‧‧圓筒形側壁
204‧‧‧底壁
205‧‧‧氣體排氣口
301‧‧‧下部電極
302‧‧‧平台支持器
303‧‧‧下部電極用絕緣體
304‧‧‧下部電極用整合機
305‧‧‧下部電極用高頻電源
306‧‧‧基板
402‧‧‧靶材電極
403‧‧‧遮蔽
403a‧‧‧遮蔽403之內徑
404‧‧‧靶材電極絕緣體
405‧‧‧磁石機構
406‧‧‧磁鐵片
407‧‧‧磁鐵支持板
408‧‧‧磁場調整用磁性體
409‧‧‧氣體導入口
410‧‧‧真空用排氣幫浦
411‧‧‧尖點磁場
412‧‧‧溫度控制機構
430‧‧‧隔膜式壓力計
431‧‧‧可變性限流孔
450‧‧‧濺鍍粒子
451‧‧‧鞘加速
452‧‧‧濺鍍膜
453‧‧‧溝渠
454‧‧‧基底基板
500‧‧‧半導體製造裝置
501‧‧‧腔
502‧‧‧腔
503‧‧‧腔
504‧‧‧腔
505‧‧‧腔
506‧‧‧轉移腔
507‧‧‧裝載鎖定腔
601‧‧‧溝渠構造
602‧‧‧基底絕緣膜
603‧‧‧高介電率絕緣膜
604‧‧‧金屬氮化膜
605‧‧‧金屬氮化膜
606‧‧‧金屬氮化膜
607‧‧‧金屬膜
608‧‧‧阻障膜
609‧‧‧Seed-Al膜
701‧‧‧金屬氮化膜
702‧‧‧金屬氮化膜
703‧‧‧金屬氮化膜
704‧‧‧金屬膜
705‧‧‧阻障膜
900‧‧‧金屬氮化膜
901‧‧‧溝渠構造
902‧‧‧溝渠構造
903‧‧‧金屬氮化膜
904‧‧‧金屬氮化膜
905‧‧‧TiAl膜
906‧‧‧Al層
[圖1]本發明之PCM濺鍍處理裝置的概略圖。
[圖2]被設置在本發明之處理裝置內的磁石機構之配置圖。
[圖3A]低壓力濺鍍之粒子輸送過程的說明圖。
[圖3B]藉由低壓力濺鍍而在溝渠中所成膜的濺鍍膜之形狀的說明圖。
[圖3C]藉由低壓力濺鍍而在溝渠中所成膜的濺鍍膜之形狀的說明圖。
[圖3D]高壓力濺鍍之粒子輸送過程的說明圖。
[圖3E]藉由高壓力濺鍍而在溝渠中所成膜的濺鍍膜之形狀的說明圖。
[圖3F]藉由高壓力濺鍍而在溝渠中所成膜的濺鍍膜之形狀的說明圖。
[圖4]對於在使用有由先前技術之CVD法所致之形成技術的情況時之閘極最後方式中的溝渠尺寸依存性作展示之概略圖。
[圖5]對於在使用有由本發明之其中一種實施形態的PCM濺鍍法所致之形成技術的情況時之閘極最後方式中的溝渠尺寸依存性作展示之概略圖。
[圖6]對於本發明之其中一種實施形態的半導體製造裝置之構成作展示的圖。
[圖7A]對於先前技術之Al埋入工程的流程圖作展示 之圖。
[圖7B]對於本發明之其中一種實施形態的Al埋入工程之流程圖作展示之圖。
[圖8A]對於先前技術之層積膜構造作展示的圖。
[圖8B]對於本發明之其中一種實施形態的層積膜構造作展示之圖。
[圖9]對於在使用有各基底層的情況時之Al埋入特性作展示之圖。
[圖10A]對於基底層之種類和埋設率的關係作展示之圖。
[圖10B]對於基底層之種類和反射率的關係作展示之圖。
[圖10C]對於基底層之種類和比電阻值的關係作展示之圖。
[圖11]對於以各偏壓條件來進行了電漿氮化的情況時之Al擴散量作展示之圖。
[圖12]對於以各偏壓條件來進行了電漿氮化的情況時之TiAl上的氮濃度作展示之圖。
[圖13]將對於N型MOSFET之實效工作函數作了調查的結果作展示之圖。
[圖14]將對於N型MOSFET之漏洩電流作了調查的結果作展示之圖。
[圖15A]對於本發明之實施例的電子零件之製造方法的其中一個工程作展示之圖。
[圖15B]對於本發明之實施例的電子零件之製造方法的其中一個工程作展示之圖。
[圖15C]對於本發明之實施例的電子零件之製造方法的其中一個工程作展示之圖。
[圖15D]對於本發明之實施例的電子零件之製造方法的其中一個工程作展示之圖。
[圖15E]對於本發明之實施例的電子零件之製造方法的其中一個工程作展示之圖。
[圖15F]對於本發明之實施例的電子零件之製造方法的其中一個工程作展示之圖。
 (實施形態)
本發明者們，係為了解決上述課題而進行了努力檢討，其結果，係發現了：藉由在被形成於被處理體之凹部(例如，溝渠部)內，形成第1電極構成層(例如，TiAl膜)(第1工程)，並藉由對於第1電極構成層(例如，TiAl膜)之表面進行電漿氮化而形成氮化層，來形成極薄阻障層(例如，TiAlN膜)(第2工程)，再藉由在極薄阻障層(例如，TiAlN膜)之上形成第2電極構成層(例如，Al配線層)(第3工程)，就算是在極薄阻障層(例如，TiAlN膜)和第2電極構成層(例如，Al配線層)之間並不更進而存在有Seed-Al層，也能夠在極薄阻 障層(例如，TiAlN膜)上，將第2電極構成層(例如，Al配線層)在表面上並不存在有凹凸地來平坦的直接作埋入，並完成了本發明。亦即是，發現了下述之電子零件之製造方法，其係具備有：藉由具備有極薄之TiAlN阻障膜，並在TiAlN膜之上將Al作埋入，來對於溝渠開口部之減少作抑制，並藉由使用能夠對於Al擴散作抑制之阻障膜，來進行對於溝渠部之Al埋入工程。
以下，根據圖面，對於本發明之其中一種實施形態作詳細說明。
圖1，係為本實施形態之PCM濺鍍處理裝置100的概略圖。PCM濺鍍處理裝置100，係由靶材電極402、和腔201、和與靶材電極402相對向地作設置之下部電極301，而構成之。在靶材電極402之下部，係設置有空隙地而被配置有遮蔽403，為了將靶材電極402作保持，在腔201之側壁上，係被安裝有靶材電極絕緣體404。在靶材電極402之上方，磁石機構405係從靶材電極402相分離地而被作配置。磁石機構405，係由複數之磁鐵片406和磁鐵支持板407以及磁場調整用磁性體408所構成。
另外，在本說明書中，所謂PCM(Point-Cusp Magnetic Field，尖點磁場)，係指藉由如同後述之圖2中所示一般之構成來藉由相鄰接之4個的磁鐵而形成閉合了的尖磁場。
被設置在靶材電極402之大氣側處的腔201，係由上部壁(頂板壁)202、圓筒型側壁203以及底壁 204之部分所構成。靶材電極402，係被設置在腔201之上方，並隔著靶材電極絕緣體404而被與腔201作電性絕緣。靶材電極402之主要零件，雖係藉由Al、SUS、Cu等之非磁性金屬來製作，但是，在靶材電極402之減壓側處，係設置有為了在基板306上成膜所必要的材料靶材。在圖中，係省略靶材之圖示。
靶材電極用高頻電源102，係經由靶材電極用整合機101而對於靶材電極402供給高頻電力。又，在靶材電極用整合機101處，係被連接有用以施加直流電壓之DC電源103。在腔201內，係被設置有用以將氬氣等之製程氣體供給至腔201內的複數之氣體導入口409。腔201，係經由氣體排氣口205而藉由真空用排氣幫浦410來作排氣。又，在腔201中，係被設置有對於腔201內部之壓力作測定的隔膜式壓力計(DG)430，在氣體排氣口205處，係被設置有因應於該壓力來對於排氣量作調整之可變性限流孔431。
下部電極301，係由平台支持器302和下部電極用絕緣體303所構成。平台支持器302係隔著下部電極用絕緣體303而被固定在底壁204處，平台支持器302和腔201係藉由下部電極用絕緣體303而被作電性絕緣。基板306，係被載置於平台支持器302之上面。進而，下部電極301，係在下部電極301或平台支持器302處設置溫度控制機構412，而能夠將基板302控制在成膜中所必要之溫度。下部電極用高頻電源305，係經由下部電極用整 合機304而對於下部電極301供給高頻電力。
圖2，係為被設置在本實施形態之處理裝置內的磁石機構405之配置圖。參考圖2，針對磁石機構405之形狀作詳細說明。圖2，係為從靶材電極402側來對於磁石機構405作了觀察的平面圖。
如圖2中所示一般，在圓盤狀之磁鐵支持體407處，係被支持設置有複數之磁鐵片406、和以將該複數之磁鐵片406所被作配置之靶材電極402側的區域之外周的一部份作覆蓋的方式所配置之環狀的磁場調整用磁性體408。於此，在圖3中，記號403a係代表遮蔽403之內徑，多數之小圓係代表各個磁鐵片406之外形。又，各磁鐵片406，係具備有相同的形狀以及相同的磁通量密度。進而，N以及S之文字，係代表從靶材電極402側所觀察時之磁鐵片406的磁極。
磁鐵片406，係相互空出有略相同之間隔(5~100mm之範圍)，而被配置為棋盤之格子狀(X軸方向、Y軸方向)，相鄰接之各磁鐵片406，係從靶材電極402側作觀察時為具備有互為相反之極性。另一方面，在被沿著X軸方向以及Y軸方向而作了配置的任意之4個的磁鐵片406所成之四角形中，沿著對角線方向而相鄰接之磁鐵片406的從靶材電極402側所作了觀察時之極性，係互為相同。基於此種配置，藉由相鄰接之任意之4個的磁鐵片406，係形成有尖點磁場(PCM)411。
磁鐵片406之高度，通常係成為較2mm更大，其之 剖面形狀係為四角形或者是圓形。磁鐵片406之直徑和高度、材質，係可藉由製程應用程式來適宜作設定。當對於半導體製造裝置100之靶材電極402供給了高頻電力時，電漿係藉由電容耦合型之機制而被產生。此電漿，係受到由作了關閉的尖點磁場411所導致的作用。
磁場調整用磁性體408，係以在靶材電極402側處之被配置有磁鐵片406的區域中而於外週處作了部分性重疊的方式來作延伸設置。藉由此，在靶材電極402和遮蔽403之間的空隙中，係能夠對於磁場強度作抑制(控制)。磁場調整用磁性體408，係只要是能夠對於靶材電極402和遮蔽403之空隙的磁場強度作控制之材料即可，例如，係以SUS430等之透磁率為高的材料為理想。在磁石機構405處，藉由對於磁鐵片406和磁場調整用磁性體408所相互重疊之面積作調整，係能夠進行磁場調整。亦即是，若是對於磁鐵片406和磁場調整用磁性體408所相互重疊之面積作調整，則係直到靶材電極402之最外週為止地而供給用以對於靶材電極402作濺鍍所必要之磁場，並且，在靶材電極402和遮蔽403之間的空隙處，係能夠對於磁場強度作調整。
圖3A，係為對於低壓力濺鍍之粒子輸送過程作說明的圖。如圖3A中所示一般，在低壓力濺鍍中，在從靶材電極402起而到達基板306處為止的期間中，係不會發生由於濺鍍粒子之碰撞所導致的散射。圖3B，係為在基板端部處而藉由低壓力濺鍍來成膜於溝渠453中的濺 鍍膜452之形狀的說明圖。又，圖3C，係為在基板中心部處而藉由低壓力濺鍍來成膜於溝渠453中的濺鍍膜452之形狀的說明圖。如同由圖3B、圖3C而可得知一般，在低壓力濺鍍中，相較於基板中心部，在基板端部處，於濺鍍膜452之形狀中係產生有偏倚。另外，454係為基底基板。
另一方面，圖3D，係為對於使用本實施形態之圖1的PCM濺鍍裝置100來以高壓力而進行濺鍍的情況時之粒子輸送過程作說明的圖。如圖3D中所示一般，在高壓力濺鍍中，在濺鍍粒子450從靶材電極402起而到達基板306處為止的期間中，會由於濺鍍粒子之碰撞所導致的散射而在容器中擴散，並發生在基板上306處之鞘加速(Sheath Acceleration)451。藉由此，濺鍍粒子係均一地射入。圖3E，係為在基板端部處而藉由高壓力濺鍍來成膜於溝渠453中的濺鍍膜452之形狀的說明圖。又，圖3F，係為在基板中心部處而藉由高壓力濺鍍來成膜於溝渠453中的濺鍍膜452之形狀的說明圖。如同由圖3E、圖3F而可得知一般，若依據本實施形態之高壓力濺鍍，則在基板全面之溝渠453中，係能夠堆積具備有對稱性為佳之被覆形狀的濺鍍膜452，且進而能夠抑制對於側壁之成膜。
圖4，係為在開口徑32nm以及15nm之細微的溝渠之開口徑中而使用先前技術之CVD法來將各種材料作層積的閘極最後方式形成技術之說明圖。在細微之溝 渠構造601中，係存在有預先所形成的基底絕緣膜602。在基底絕緣膜602上，形成高介電率絕緣膜603。進而，形成用以對於動作電壓作控制之金屬氮化膜A604、金屬氮化膜B605、金屬氮化膜C606、金屬膜607、用以埋入之阻障膜608、Seed-Al膜609。可以得知，在將此些之各種材料藉由CVD法來作了形成的情況時，雖然不僅是在溝渠部之底面而亦可在側壁處均等地形成膜，但是，另一方面，若是成膜膜厚變厚，則溝渠開口部係會變窄。因此，在15nm之細微的溝渠中，若是不將各層之膜厚減薄，則會將開口部堵塞。故而，就算是在為了將阻障性提高而有必要將阻障基底層增厚的情況時，也無法確保充分的膜厚。
另一方面，圖5係為使用本實施形態之圖1中所示的PCM濺鍍處理裝置100而將各種材料作層積的閘極最後方式形成技術之說明圖。在細微之溝渠構造601的底部處，係預先形成有基底絕緣膜602。在基底絕緣膜602上，形成高介電率絕緣膜(閘極絕緣膜)603。於其上，作為第3電極構成層而形成用以對於動作電壓作控制之金屬氮化膜A701、金屬氮化膜B702、金屬氮化膜C703。於其上，形成金屬膜(第1電極構成層)704、用以埋入之阻障膜(氮化層)705。在本實施形態之裝置中，由於係能夠抑制對於側壁之濺鍍膜的形成，因此，相較於圖4中所示之CVD法，係能夠降低溝渠開口部之減少並將各種材料作層積。故而，就算是與32nm溝渠相同之膜厚，亦 能夠對於15nm之細微圖案進行成膜。故而，就算是溝渠之尺寸作了細微化，亦能夠並不對於作了最適化的各種材料之膜厚作變更地來進行層積。進而，使用有本實施形態之方法的阻障膜，由於係僅為將鈦鋁單層膜作電漿氮化，因此係能夠減少層積構造之層數。
根據圖1~圖3，針對上述觀點作更進一步的說明。本實施形態，係藉由圖2中所示之相鄰接的任意之4個的磁鐵片406，而形成尖點磁場411，並在腔201內而產生高密度之電漿密度(例如，1×1011 個/單位體積)，而形成極薄阻障膜。在用以實施本實施形態之方法的圖1之PCM濺鍍處理裝置100的情況時，電漿密度，係若是腔201內之壓力、靶材電極用電源102之功率或者是靶材電極用電源102之頻率變高，則會變高，而若是腔201內之壓力、靶材電極402(陰極)功率或者是靶材電極402(陰極)RF頻率變低，則會變低。因此，相較於通常之濺鍍法，若是將靶材電極用電源102之頻率增高(例如40MHz~60MHz)，並將靶材電源用電源102之功率增高(例如3000W)，且將腔201內之壓力增高(例如10Pa)，則被形成在腔201內之電漿，係會成為高離子化率，並能夠在溝渠之階差的底部和側壁處而均等地形成TiAl膜。又，若是對於被形成在被處理體處之溝渠部中所形成的TiAl膜的表面，而使用圖1之PCM濺鍍處理裝置100來進行電漿氮化並形成氮化層，則被形成在腔201內之電漿，由於係使用有60MHz，因此就算是在高壓下亦係 成為高離子化率，而氮離子之能量係被作抑制，故而，係能夠形成極薄之TiAlN膜阻障層，並能夠在極薄之TiAlN膜阻障層上，將第2電極構成層(例如，Al配線層)以在表面上不存在有凹凸的方式而平坦地直接作埋入。
圖6，係為在具備有本實施形態之將金屬膜埋入的工程之電子零件之製造方法中所使用的半導體製造裝置500。半導體製造裝置500，係具備有：作為第1工程而形成鈦鋁膜之腔501、和作為第2工程而對前述鈦鋁膜進行電漿氮化之腔502、和作為第3工程而進行Al的埋入之腔503、和以能夠成膜其他之多種金屬材料的方式而被作了安裝的形成金屬膜之腔504、505，並且，係具備有具備能夠將基板並不暴露在大氣中地而在501~505之各裝置間作搬送的真空搬送裝置之轉移腔506，更具備有用以將基板從大氣而搬送至真空中之裝載鎖定腔507。另外，作為腔501、502、503、504、505，係可使用圖1中所示之本實施形態的PCM濺鍍處理裝置100。藉由使用本半導體製造裝置500，由於係能夠將基板並不暴露於大氣中地而連續性進行處理，因此，係能夠抑制對於界面之水分或碳、氧等的雜質之吸附。因此，係能夠並不使藉由各裝置所形成之膜的特性改變地，來將基板搬送至下一個工程處。另外，半導體製造裝置500，係具備有具備CPU等之演算處理裝置的控制器(未圖示)，並藉由依據預先所制定之程式來對於各處理裝置501~507輸出指示訊號，來對於被處理基板實行特定之處理。另外，各處理裝 置501~507，係分別具備有PLC(可程式邏輯控制器)等的控制裝置(未圖示)，並依據從控制器所輸出之指示訊號，來對於質量流控制器、排氣幫浦等之裝置作控制。
圖7A，係為先前技術(上述專利文獻2)的Al埋入工程之流程圖。圖7B，係為本實施形態的Al埋入工程之流程圖。先前技術之Al埋入工程，係為了抑制Al之擴散，而進行作了層積的阻障膜形成工程810，並在作了層積的阻障膜之上，進而進行用以防止Al之擴散的阻障膜形成工程811，再進而進行用以促進Al之遷移的Seed-Al層形成工程812，之後，進行高溫之Al埋入工程813。
但是，使用有本實施形態之裝置的Al埋入工程，就算是進行第1工程之鈦鋁膜形成工程815，並進行第2工程之鈦鋁氮化膜形成工程816，且在其之上並不使用Seed-Al地而直接性進行Al埋入形成工程817，也能夠得到完全之埋入性能。在第1工程815中之TiAl單層膜的堆積，靶材係使用TiAl之金屬合金靶材，並將基板溫度設定為30℃，將TiAl之靶材RF功率設定為1500W，將DC電壓設定為430V，且作為惰性氣體而使用Ar，並將Ar之供給量設為100sccm，再將腔內壓力藉由自動調整機而設為10Pa，來進行成膜。又，為了對於成膜形狀作控制，係對基板電極設定RF功率50W而進行成膜。
接著，在第2工程816中之鈦鋁氮化膜的形成，係將基板溫度設定為30℃，將Ti之靶材RF功率設定為 3000W，將DC電壓設定為0V，且將身為反應性氣體之氮的供給量設為100sccm，再將腔內壓力藉由自動調整機而設為10Pa，來進行電漿氮化。藉由將DC電壓設為0V，由於係產生高密度且低能量之氮電漿，因此，僅有鈦鋁膜的表面層會被作電漿氮化，並形成TiAlN阻障膜。於此，較理想，高頻電源之頻率，係為10-100MHz之間。更理想，在上述壓力中，為了形成使用有尖點磁場之高密度電漿，係成為40-60MHz之間。
接著，在第3工程817中之Al的堆積，係將基板溫度設定為30~450℃，將Al之靶材RF功率設定為3000W，將DC電壓設定為215V，且作為惰性氣體而使用Ar，並將Ar的供給量設為100sccm，再將腔內壓力藉由自動調整機而設為10Pa，來進行成膜。又，為了增加對於溝渠底部之成膜膜厚量，係對基板電極設定RF功率200W而進行成膜。於此，較理想，高頻電源之頻率，係為10-100MHz之間。更理想，在上述壓力中，為了形成使用有尖點磁場之高密度電漿，係成為40-60MHz之間。
圖8A，係為對於先前技術(專利文獻2)之構造作展示的說明圖。圖8B，係為對於本實施形態之構造作展示的說明圖。先前技術，係為在TiAlN膜5上使用有Ti或TiN基底膜6的構造，但是，在本實施形態中，係為就算是並不使用Ti或TiN基底膜，亦藉由電漿氮化來在TiAl膜4表面上形成TiAlN膜5，並在TiAlN膜5上具備有Al膜7之構造。另外，上述專利文獻3之構 造，由於係為在閘極絕緣膜2上而在第1氮化鈦膜3(第1阻障層)上層積有第2TiN基底膜(第2阻障層)的構造，因此，阻障層係變厚。另一方面，專利文獻4之構造，雖然係為在閘極絕緣膜2上而層積有氮化鈦膜3和Al膜7之構造，但是，必須要在能夠使Al膜7流動之溫度條件下而進行填充，在開口徑15nm以下之細微之溝渠的情況時，Al膜表面之凹凸會對於電子零件的性能造成影響。
圖9，係為使用本實施形態之圖1、圖6中所記載的PCM濺鍍處理裝置100而形成各種之基底層並對於Al埋入特性作了確認的結果。在圖9之各照片中，係附加有以X/Y之形態來作表現的比例顯示，分母(Y)，係代表所觀察到的溝渠之數量，分子(X)，係代表身為第3工程之藉由Al所完全被作了填埋的溝渠之數量。例如，在(c)之本實施形態的TiAlN基底層(RT)之情況的照片中所記載之7/7，係代表所觀察到之7個的溝渠中，完全地被鋁所埋設之溝渠係為7個，而身為完全的埋設性。又，在(b)之TiAlN/Ti層積基底層(RT)之情況的照片中所記載之1/7，係代表所觀察到之7個的溝渠中，完全地被鋁所埋設之溝渠係為1個，而埋設性係為低。Al埋入特性，係藉由以SEM(Secondary Electron Microscopy；電子顯微鏡)所致之分析來作了評價。
圖9之(a)，係為在將身為第1工程之TiAl膜的堆積作了10nm之成膜後，進行了身為第3工程之Al埋入 的結果(稱作TiAl基底層)。圖9之(b)，係為在將身為第1工程之TiAl膜的堆積作了10nm之成膜後，進行身為第2工程之鈦鋁氮化膜形成工程，再進而形成Ti膜，並進行了身為第3工程之Al埋入的結果(稱作TiAlN/Ti層積基底層)。圖9之(c)，係為在將身為第1工程之TiAl膜的堆積作了10nm之成膜後，進行身為第2工程之鈦鋁氮化膜形成工程，再進行了身為第3工程之Al埋入的結果(稱作本實施形態之TiAlN基底層)。圖9之(d)，係為在將身為第1工程之TiAl膜的堆積作了10nm之成膜後，進行身為第2工程之鈦鋁氮化膜形成工程，再進而形成TiN膜，並進行了身為第3工程之Al埋入的結果(稱作TiAlN/TiN層積基底層)。又，針對(a)~(d)之各個，將身為第3工程之Al埋入溫度，作為RT(室溫)、250℃、450℃來作了評價(但是，在(d)中，係將250℃之結果省略)。
在圖9之(a)中，藉由將Al埋入溫度從室溫起而增高至250℃、450℃，雖然空洞(以下，稱作Void)之發生率係被改善，但是仍係觀察到多數的Void。在圖9之(b)中，藉由將Al埋入溫度從室溫起而增高至250℃，Void之發生率係被改善，藉由進而增高至450℃，係成為無法觀察到Void之發生。另一方面，在本實施形態之圖9之(c)中，就算是在室溫下，Void之發生率亦被改善，藉由將Al埋入溫度增高至250℃、450℃，係成為無法觀察到Void之發生。可以想見，此係因為，在TiAl基 底層或TiAlN/Ti層積基底層處，於Al之埋入中，係發生Ti和Al之反應，合金化係被促進，而使得Al之遷移被作抑制之故。在圖9之(d)中，雖然就算是在室溫下也能夠進行Al埋入，但是，相較於使用本實施形態之TiAlN基底層的情況，可以得知，在平坦性上係有所劣化。故而，係代表著：藉由使用本實施形態之TiAlN單層阻障膜，合金化係被抑制，而能夠促進Al之遷移，且進而能夠得到良好之表面的平坦性。
進而，針對(a)~(c)之各個，在450℃處，係發現有表面上之Al的凝集。係週知有：當凝集為大的情況時，Al之反射率會劣化，且比電阻值亦會變高。又，當在後續工程處而進行由CMP所致之平坦化的情況時，由於會起因於凝集而導致Al之膜厚並非為一定，因此會在元件加工中造成問題。在使用有本實施形態之TiAlN膜的情況中，特別於Al埋入溫度為250℃的情況時，相較於其他的基底膜，係能夠獲得完全之Al埋入，且進而能夠對於Al之凝集作抑制。此係代表著：藉由將TiAlN膜使用在基底處，由於Al之遷移係被促進，因此就算是並不將Al埋入溫度增高，也能夠得到充分的填埋性。
圖10A，係為對於使用了各種基底層的情況時之埋設率作展示之圖。圖10B，係為對於使用了各種基底層的情況時之Al膜的反射率作展示之圖。圖10C，係為對於使用了各種基底層的情況時之Al膜的比電阻值作展示之圖。另外，在圖10A~C中，係分別針對將Al埋 入時之溫度設定為RT(室溫，亦即是20℃~30℃程度)、250度以及450度時的結果作展示。圖10A之縱軸，係為埋設率，圖10B之縱軸，係為反射率，圖10C之縱軸，係為比電阻值。圖10A~C之橫軸，係代表基底層之種類。具體而言，在圖10A~C之各橫軸中，A係代表TiAlN/TiN層積基底層(相當於圖9之(d))的情況，B係代表TiAlN/Ti層積基底層(相當於圖9之(b))的情況，C係代表TiAl基底層(相當於圖9之(a))的情況。又，D、E以及F，係全部為使TiAl層作氮化所成的本實施形態之TiAlN基底層(相當於圖9之(c))的情況，但是，D係為僅使TiAl層之表面氮化的情況，E係為使TiAl層之深度方向的一半程度被作氮化的情況，F係為使TiAl之深度方向的大部分均被作氮化的情況。
根據圖10A，當以室溫來進行了Al埋入的情況時，埋設率，係藉由使用有本實施形態之TiAlN基底層一事而有所改善，就算是在室溫下，也能夠得到與使用有TiAlN/TiN層積基底層的情況時同等之埋設率，而能夠完全地埋入。根據圖10B，反射率，就算是在使用本實施形態之TiAlN基底層的情況時，雖然若是將Al埋入溫度增高則會有所劣化，但是相較於使用TiAlN/TiN層積基底層的情況，反射率係被作了改善。為了形成反射率為高之Al膜，較理想，係將TiAl上作電漿氮化並形成TiAlN基底層，且將Al埋入溫度設為250℃以下地來進行成膜。 又，根據圖10C，可以得知，比電阻值，在使用TiAlN/TiN層積基底層或者是TiAl基底層的情況時，雖然若是Al埋入溫度增高則會劣化，但是，在使用有本實施形態之TiAlN基底層的情況時，係並不依存於Al埋入溫度，而為一定。故而，為了將埋設率為佳、反射率為高且比電阻值為低之Al膜作埋入，係需要使用本實施形態之TiAlN膜。
接著，圖11，係為在將身為第1工程之TiAl膜的堆積作了10nm之成膜後，進行身為第2工程之鈦鋁氮化膜形成工程，再將身為第3工程之Al埋入以450℃來進行的情況時，針對對於TiAl層之Al擴散量而使用SIMS分析(Secondary Mass Spectroscopy)來作了調查，並對於其之結果作展示的圖。圖11之縱軸，係為Al之二次離子強度，橫軸，係為從Al表面起之深度。在圖11中，▼係代表並不進行電漿氮化處理的情況，■係代表並不對於下部電極301施加偏壓電力地(0W)來進行了電漿氮化處理的情況，▲係代表對於下部電極301施加50W之偏壓電力並進行了電漿氮化處理的情況，●係代表對於下部電極301施加200W之偏壓電力並進行了電漿氮化處理的情況。可以得知，在未進行電漿氮化處理的TiAl層中，Al係朝向TiAl層而擴散，但是，藉由將本實施形態之電漿氮化處理對於TiAl膜作施加，係能夠抑制對於TiAl層之Al的擴散。又，可以得知，並不依存於是否對於下部電極301施加偏壓電力，藉由將本實施形態之電漿 氮化處理對於TiAl膜作施加，係能夠抑制對於TiAl層之Al的擴散。
接著，圖12，係為對於針對在身為第2工程之TiAlN膜形成工程中的TiAlN膜中之氮濃度而藉由XPS(X-Ray Photoelectron Spectroscopy)來作了測定的結果作展示之圖。圖12之縱軸係為N2 濃度，橫軸係為深度。於此，深度，係為以藉由Ar來對矽氧化膜進行了蝕刻時的速率而作了換算者。測定方向，係從TiAlN膜側(表面側)起來進行測定。於此，表面氧化層和TiAlN層之界面，係定義為與表面氧化層表面相距1nm程度。在本圖中，■係為代表並未進行氮化處理的情況時之氮濃度分布者。◆係為代表以偏壓電力50W來進行了氮化處理的情況時之氮濃度分布者，▲係為代表以偏壓電力100W來進行了氮化處理的情況時之氮濃度分布者，●係為代表以偏壓電力200W來進行了氮化處理的情況時之氮濃度分布者，□係為代表以偏壓電力400W來進行了氮化處理的情況時之氮濃度分布者，△係為代表以偏壓電力800W來進行了氮化處理的情況時之氮濃度分布者。可以得知，藉由增加施加於基板之電力，TiAlN膜中之氮濃度係增加，並且係能夠對於TiAl膜而進行直到更深處之氮化。進而，由於隨著將偏壓電力增高，相較於Al，係以Ti含有量會更加增加，因此，係形成有相較於AlN而TiN膜之濃度為更多的TiAlN膜，故而，可以推測到，係能夠抑制Al之擴散。
接著，圖13，係為針對使用藉由本實施形態所形成的TiAlN膜並且在TiAlN膜上形成了Al膜之元件的實效工作函數值作展示之圖。圖13之縱軸係為實效工作函數(eWF)，橫軸係為TiAl膜氮化時之偏壓電力。另外，在偏壓電力為0W的地點處，係代表並未進行TiAl膜之氮化處理的情況時之結果。於本圖中，◆係為對於元件形成後、無熱處理的情況時之實效工作函數值作展示者，■係為對於元件形成後、施加了400℃、15分鐘之熱處理的情況時之實效工作函數值作展示者，▲係為對於元件形成後、施加了450℃、15分鐘之熱處理的情況時之實效工作函數值作展示者。可以得知，就算是在施加了450℃、15分鐘之熱處理之後，在作為基底層而使用了TiAlN膜的情況時，仍係成為適合於N型MOSFET之實效工作函數4.2eV以下。
圖14，係為針對在使用本實施形態所形成的TiAlN膜上形成了Al膜之後再施加了熱處理的元件之漏洩電流特性作展示之圖。圖14之縱軸係為漏洩電流(Jg)，橫軸係為成膜後熱處理(PDA)時之溫度。在本圖中，◆係為對於無氮化處理(亦即是，並非為在TiAlN膜上而是在TiAl膜上而形成了Al膜的情況)的情況時之漏洩電流值作展示者，■係為對於藉由基板施加電力50W來進行了氮化的情況時之漏洩電流值作展示者，▲係為對於藉由基板施加電力200W來進行了氮化的情況時之漏洩電流值作展示者。根據本圖，可以得知，特別是在施加了 450℃、15分鐘之高溫熱處理的情況時，相較於並未施加有氮化處理的元件，係以使用有作了氮化之TiAlN膜的元件之漏洩電流的改善為更加顯著。可以推測到，此係因為，在使用有TiAlN膜的情況時，如圖11中所示一般，Al擴散係被抑制，而能夠改善漏洩電流之故。根據以上說明，可以得知，當使用有使用本實施形態所形成之氮化金屬合金膜的情況時，係能夠得到適合於N型MOSFET之實效工作函數，並且亦可觀察到漏洩電流之改善。
若依據本實施形態，則由於係具備有成膜第1電極構成層(例如TiAl)之第1工程、和對於該第1電極構成層進行電漿氮化並形成氮化層之第2工程、以及在該氮化層之上而將第2電極構成層(例如Al)作埋入之第3工程，因此，就算是在被形成有開口徑15nm以下之細微的溝渠之被處理體上，亦能夠降低開口徑之減少，而能夠將電阻為低之Al以在表面上不存在有凹凸的方式來平坦地直接作埋入。
在本實施形態中，由於在第1電極構成層之形成中係使用有濺鍍法，因此，係能夠得到下述之效果：亦即是，藉由變更為所期望之靶材組成，係能夠在凹部內之底部處而對於第1電極構成層之合金組成容易地作控制。例如，若是使用TiAl合金靶材來藉由濺鍍而形成第1電極構成層，則在TiAl合金組成控制性上係為優良。例如，在使用Ti50 Al50 之靶材的情況時，係在凹部內之底部處而被形成有具備與靶材組成同等之Ti50 Al50 組成的第1電極構成 層，在使用Ti70 Al30 之靶材的情況時，係在凹部內之底部處而被形成有具備與靶材組成同等之Ti70 Al30 組成的第1電極構成層。故而，係能夠得到下述之效果：亦即是，藉由對於TiAl靶材之組成比例作變更，係能夠將第1電極構成層之TiAl合金組成控制為所期望者。
在本實施形態中，由於在第1電極構成層之氮化處理中係使用有電漿處理，因此，係能夠得到下述之效果：亦即是，係能夠將被形成在被處理體之凹部內的底部和側壁部處之第1電極構成層的表面以低溫來作氮化。在一般所被使用的CVD法中，係使用有用以將金屬合金氮化的氣體(NH3 等)而進行處理，但是，係需要使基板溫度一直增加至氣體分解反應溫度為止。因此，起因於有必要將元件加熱至高溫一事，會發生絕緣膜和第1電極構成層之間的相互擴散，而無法得到所期望的元件特性。
在本實施形態中，由於係使用有能夠形成尖點磁場之磁石機構，因此，在面內之被形成於靶材表面上的磁場強度係成為均一，並且，電漿中之離子粒子係朝向被處理體之凹度內的底部而垂直射入。其結果，係能夠得到下述之效果：亦即是，係能夠將第1電極構成層之表面均一地作電漿氮化。又，藉由尖點磁場，由於係能夠產生更為高密度之電漿，因此，係能夠在短時間內而形成具備有所期望之電漿氮濃度的氮化膜層。又，係能夠抑制對於被處理體之凹部內的側壁之濺鍍粒子的附著並且對於被處理體之凹部內的底部進行成膜。在第2電極構成層(Al)埋入中， 由於亦係使用有尖點磁場，因此，係能夠得到下述之效果：亦即是，係能夠對於被處理體之凹部內的底部而有效率地進行成膜，並改善埋入不良率、亦即是改善良率。
在本實施形態中，由於在第1電極構成層之氮化處理時，係對於基板支持器而施加有偏壓電力，因此，係能夠得到下述之效果：亦即是，由於係能夠將離子拉入至被處理體之凹部底面，故而，係能夠進行均一性為佳之氮化，並且，藉由對於偏壓電力作增減，係能夠對於第1電極形成層之表面氮化膜厚作控制，在閘極最後方式之構造中，係能夠抑制第2電極構成層之朝向下部電極層的擴散。
在本實施形態中，由於係將第1電極構成層之氮化處理在高壓(例如1~200Pa)之氛圍中來進行，因此，係能夠促進離子化，並且能夠對於電漿粒子之能量作抑制，故而，係能夠僅將第1電極形成層之表面部作電漿氮化處理，其結果，係能夠得到下述之效果：亦即是，係能夠更加抑制第2電極構成層之朝向下部電極層的擴散。
在本實施形態中，由於係以低溫(室溫~250℃)之溫度來形成第2電極構成層，因此，係能夠得到下述之效果：亦即是，第2電極構成層，其表面平坦性係為優良，比電阻係為低，且反射率係為高。
在本實施形態中，由於係將各工程並不暴露在大氣中地來實行，因此，係能夠得到下述之效果：亦即是，係能夠抑制對於各層之界面雜質吸附，在閘極最後方式之元件中，係能夠形成具備有所期望之電性特性的膜構造。
(第1實施例)
以下，根據圖面，對於本發明之第1實施例作詳細說明。圖15D以及圖15E，係對於使用圖1、圖6中所示之本發明之PCM濺鍍處理裝置100來對於溝渠構造而形成第1工程之TiAl膜，並藉由第2工程之電漿氮化處理，而在TiAl表面層上形成TiAlN層，再進行第3工程之Al埋入的情形作展示之圖。首先，如圖15D中所示一般，藉由濺鍍來在溝渠構造901、902中堆積了TiAl膜905。靶材，係使用TiAl之金屬合金靶材，作為濺鍍氣體，係使用Ar。接著，使用Ti之金屬靶材，並作為用以形成氮電漿之氣體而使用氮氣，來將TiAl膜905作電漿氮化，而變換為TiAlN膜905。另外，在本實施例中，雖係藉由電漿氮化來將TiAl膜905之全部均變換為TiAlN膜905，但是，係亦可僅將TiAl膜905之一部分(例如，表面)作變換。接著，如圖15E中所示一般，藉由濺鍍而在TiAlN膜905上進行了Al層906之埋入。靶材，係使用Al之金屬靶材，作為濺鍍氣體，係使用Ar。
基板溫度，係可在25℃~500℃之範圍內作適宜決定、靶材功率，係可在100W~5000W之範圍內作適宜決定，濺鍍氣體壓力可在1Pa~200Pa之範圍內作適宜決定、Ar氣體流量，係可在10sccm~500sccm之範圍內作適宜決定，氮氣流量，係可在1sccm~100sccm之範圍內作適宜決定。
以下，對於在本實施例中之具體性的成膜條件作展示。在第1工程中之TiAl膜905的堆積，係使用TiAl之金屬合金靶材，並將基板溫度設定為30℃，將Ti之靶材RF功率設定為1500W，將DC電壓設定為430V，且作為惰性氣體而使用Ar，並將Ar之供給量設為100sccm，再將腔內壓力藉由自動調整機而設為10Pa，來進行成膜。又，為了對於成膜形狀作控制，係對基板電極設定RF功率50W而進行成膜。使用上述之形成工程，來將TiAl膜905以膜厚5nm~10nm之範圍內而成膜。接著，在第2工程中之TiAl膜905的由電漿氮化處理所致之TiAlN膜905的形成，係將基板溫度設定為30℃，將Ti之靶材RF功率設定為3000W，將DC電壓設定為0V，且將身為反應性氣體之氮的供給量設為100sccm，再將腔內壓力藉由自動調整機而設為10Pa，來進行電漿氮化。接著，在第3工程中之Al層906的堆積，係將基板溫度設定為400℃，將Al之靶材RF功率設定為3000W，將DC電壓設定為215V，且作為惰性氣體而使用Ar，並將Ar的供給量設為100sccm，再將腔內壓力藉由自動調整機而設為10Pa，來進行成膜。又，為了增加對於溝渠底部之成膜膜厚量，係對基板電極設定RF功率200W而進行成膜。
(第2實施例)
第2實施例，係為適用了閘極最後方式之實施例。
以下，根據圖面，對於本發明之第2實施例作說明。圖15A~圖15F，係為對於身為本發明之第2實施例的半導體裝置之製造方法的工程作展示之圖。在本實施例中，係對於身為第1區域之形成N型MOSFET的區域和身為第2區域之形成P型MOSFET的區域之各個，而進行在第1實施例中之身為第1工程的TiAl膜之堆積、和身為第2工程之由電漿氮化所致的TiAlN阻障層之形成、以及身為第3工程之Al埋入工程，而形成了實現有各自之合適的實效工作函數之金屬閘極電極。
如圖15A中所示一般，在形成N型MOSFET之區域和形成P型MOSFET之區域處，分別形成了溝渠構造901和902。接著，如圖15B中所示一般，以將溝渠構造之內部作被覆的方式，來使用本發明中之濺鍍處理裝置而形成了金屬氮化膜B903和金屬氮化膜C904。接著，如圖15C中所示一般，使用光微影技術和蝕刻技術，而將在形成N型MOSFET之區域中的構成溝渠構造901之底部的金屬氮化膜B903和金屬氮化膜C904除去。在本實施例中，金屬氮化膜B903，係使用硫酸和過氧化氫水以及水之混合溶液來進行濕蝕刻，金屬氮化膜C904，係藉由由Ar電漿所致之蝕刻來作了除去。
接著，如圖15D中所示一般，以將溝渠構造之內部作被覆的方式，而藉由具備有本發明中之濺鍍方法的圖6中所示之半導體製造裝置，來為了進行身為本發明之工程的第1工程之TiAl膜的堆積，而將基板搬送至腔 501處，並形成了金屬合金膜(TiAl膜)905。接著，如圖15E中所示一般，為了進行身為第2工程之TiAl膜的電漿氮化，而將基板搬送至腔502處並進行電漿氮化處理，而將金屬合金膜(TiAl膜)905變換為氮化金屬合金膜(TiAlN膜)905。進而，為了進行身為第3工程之Al埋入，而將基板搬送至腔503處，並進行Al埋入，而形成了金屬膜(Al膜)906。之後，使用CMP技術來進行平坦化，並形成了圖15F中所示之構造。
係得知了：在身為形成N型MOSFET之區域的溝渠構造901中，於形成由Al所成之金屬膜的工程中，藉由將基板溫度設定為300℃~400℃，氮化金屬合金膜905係在金屬氮化膜900中擴散，而能夠達成適合於N型MOSFET之實效工作函數。另一方面，可以得知，在身為形成P型MOSFET之區域的溝渠構造902中，由於金屬氮化膜B903和金屬氮化膜C904係抑制Al之擴散，因此，係能夠維持適合於P型MOSFET之實效工作函數，而能夠得到在閘極最後方式製程中所必要的實效工作函數。進而，相較於先前技術，可以預想到，配線不良係被改善。根據此，係代表著，使用有本發明之處理裝置的TiAlN阻障膜，其之相對於Al之擴散的阻障性係為佳。在對於所製作出的元件之實效工作函數、EOT、漏洩電流特性作了測定後，其結果，係確認到：藉由使用本發明中之Al埋入方法，不會有導致EOT之增加的情況，而能夠得到適合於各別之MOSFET的實效工作函數(在N型 MOSFET處，係為4.4eV以下，在P型MOSFET處，係為4.6eV以上)。
100‧‧‧PCM濺鍍處理裝置
101‧‧‧靶材電極用整合機
102‧‧‧靶材電極用高頻電源
103‧‧‧DC電源
201‧‧‧腔
202‧‧‧上部壁
203‧‧‧圓筒形側壁
204‧‧‧底壁
205‧‧‧氣體排氣口
301‧‧‧下部電極
302‧‧‧平台支持器
303‧‧‧下部電極用絕緣體
304‧‧‧下部電極用整合機
305‧‧‧下部電極用高頻電源
306‧‧‧基板
402‧‧‧靶材電極
403‧‧‧遮蔽
404‧‧‧靶材電極絕緣體
405‧‧‧磁石機構
406‧‧‧磁鐵片
407‧‧‧磁鐵支持板
408‧‧‧磁場調整用磁性體
409‧‧‧氣體導入口
410‧‧‧真空用排氣幫浦
411‧‧‧尖點磁場
412‧‧‧溫度控制機構
430‧‧‧隔膜式壓力計
431‧‧‧可變性限流孔

Claims (14)

  1. 一種電子零件之製造方法，其特徵為，具備有：第1工程，係在被形成於被處理體處之開口徑為15nm以下的凹部內，而形成第1電極構成層；和第2工程，係將前述第1電極構成層之表面氮化而形成氮化層；和第3工程，係在前述氮化層之上而形成第2電極構成層，前述第1工程，係一面藉由磁石單元來在靶材表面上形成磁場一面藉由濺鍍法來成膜前述第1電極構成層，該磁石單元，係將複數之磁鐵配置在多角形格子之格子點的位置處，並且以使鄰接之該磁鐵相互成為相異之極性的方式來作配置，前述第2工程，係一面藉由磁石單元來在靶材表面上形成磁場一面將前述第1電極構成層之表面氮化而形成前述氮化層，前述第3工程，係一面藉由磁石單元來在靶材表面上形成磁場一面藉由濺鍍法來成膜前述第2電極構成層。
  2. 如申請專利範圍第1項所記載之電子零件之製造方法，其中，在前述第1工程中，係藉由形成高密度且高離子化率之電漿，而在前述凹部之底部成膜。
  3. 如申請專利範圍第1項所記載之電子零件之製造方法，其中，在前述第2工程中，係藉由形成對於能量作了抑制的電漿，來形成極薄之前述氮化層。
  4. 如申請專利範圍第3項所記載之電子零件之製造方法，其中，前述對於能量作了抑制的電漿，係藉由在前述第2工程中而將對於前述靶材所施加之電壓設為較前述第1工程更低，而形成之。
  5. 如申請專利範圍第1項所記載之電子零件之製造方法，其中，前述第2工程，係在1Pa以上200Pa以下之氛圍中而進行。
  6. 如申請專利範圍第1項所記載之電子零件之製造方法，其中，在前述第3工程中，係藉由將前述被處理體設為低溫，而形成表面為平坦之前述第2電極構成層。
  7. 如申請專利範圍第6項所記載之電子零件之製造方法，其中，前述低溫，係為室溫~250℃。
  8. 如申請專利範圍第1項所記載之電子零件之製造方法，其中，在前述第1工程之前，係更進而具備有：第4工程，係在前述被處理體和前述第1電極構成層之間，形成閘極絕緣膜。
  9. 如申請專利範圍第8項所記載之電子零件之製造方法，其中，在前述第4工程之後且前述第1工程之前，係更進而具備有：第5工程，係在前述第1電極構成層和前述閘極絕緣膜之間，形成第3電極構成層。
  10. 如申請專利範圍第9項所記載之電子零件之製造方法，其中，前述第3電極構成層，係為用以對於前述電子零件之動作電壓作控制之層。
  11. 如申請專利範圍第1項所記載之電子零件之製造 方法，其中，前述第1電極構成層，係含有Ti和Al，前述第2電極構成層，係含有Al。
  12. 如申請專利範圍第1項所記載之電子零件之製造方法，其中，前述氮化層，係為用以對於從前述第2電極構成層而來之擴散作抑制之阻障層。
  13. 如申請專利範圍第1項所記載之電子零件之製造方法，其中，係將前述第1工程起直到前述第3工程，並不使被處理體暴露在大氣中地而實行之。
  14. 一種電極構造，係為在被形成有凹部之被處理體上而層積有閘極絕緣層和第1電極構成層以及第2電極構成層之電極構造，其特徵為：前述第1電極層和前述第2電極層，係為藉由如申請專利範圍第1項所記載之電子零件之製造方法而形成之層。
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