TWI475552B - 畫素驅動電路 - Google Patents

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TWI475552B
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Sau Wen Tsao
Yen Ying Kung
Cho Yan Chen
Mei Ju Lu
Tien Lun Ting
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Description

畫素驅動電路
本發明係關於一種畫素驅動電路，特別是一種提升畫素穿透率的畫素驅動電路。
隨著液晶顯示裝置不斷地朝向大尺寸的顯示規格發展，為了克服大尺寸顯示下的視角問題，液晶顯示面板的廣視角技術也必須不停地進步與突破。目前能夠達成廣視角要求的技術例如包括有多域垂直配向(MVA)、多域水平配向(MHA)、扭轉向列加視角擴大膜(TN+film)及橫向電場形式(Ih Plane Switching，IPS)。
透過上述所列之技術的液晶顯示器可以達到廣視角的目的，但是會有色偏(color washout)的問題發生。一般而言，所謂的色偏指的是當使用者以不同的觀賞角度在觀看液晶顯示器所顯示的影像畫面時，使用者會看見不同灰階的影像畫面。舉例來說，假若使用者站在以較為偏斜的角度(例如60度)在觀看液晶顯示器所顯示的影像畫面時，使用者所看見的影像畫面之色彩階調會較亮於站在正視之角度所看見的影像畫面之色彩階調。
為了要解決液晶顯示器大視角的色偏問題，目前已提出了將液晶顯示面板內的每一個畫素分成兩個可獨立驅動的畫素，其中之一會顯 示較高灰階的色彩(亮態)，而另一會顯示較低灰階的色彩(暗態)。如此一來，以較高灰階的色彩與較低灰階的色彩來混合成一中間灰階的色彩後，即可致使使用者不論從正視或以傾斜的角度在觀看液晶顯示器所顯示的影像畫面時，皆可觀看到相近色彩階調的影像畫面。
目前，針對液晶顯示以同一平面之電極搭配垂直配向的液晶類型，皆是使用同一平面電極的驅動方式。其中，液晶分子的傾倒程度取決與所感受到的電場強度(E)，而電場強度(E)則是決定於電極間距(d)與驅動電壓(V)，此關係式可以用E=V/d來表示。因此可以知道電場強度是受到電極間距以及驅動電壓的影響。
為了改善色偏的問題，通常會設計多組的電極間距(multi-pitches)，使得其畫素顯示有廣視角之表現。若要達到最佳的側視色偏問題的解決方案，在電極間距的設計部分，會希望較寬的電極間距所佔的畫素面積與較窄的電極間距所佔的畫素面積比例約為7：3。
然而，較寬電極間距則需要較高的資料(data)驅動電壓來產生足夠的電場，使得液晶分子有更大的傾斜角度，進而有充足的穿透率。舉例來說，大於16um的電極間距，至少要16V的電壓驅動才勉強趨近於飽和程度。而現行通用的積體電路輸出電壓最高只有到16V，液晶所感受到的電壓夾差不足以驅動大於16um的電極間距，使得較寬的電極間距之穿透率的表現不佳，無法運用更寬的電極間距來進一步改善側視色偏的問題。
根據本發明實施例所揭露之一種畫素驅動電路，其電性耦接於第一資料線與第二資料線之間以及第一掃描線與第二掃描線之間，畫素 驅動電路包括有第一開關、第二開關、第三開關、第四開關、第一次電容、第二次電容、第五開關、第六開關、第一分壓單元以及第二分壓單元。其中第一開關具有一第一端、一第二端以及一控制端，第一開關之第一端電性連接至第一資料線，第一開關之第二端電性連接至一第一畫素電極，第一開關之控制端電性連接至第一掃描線；第二開關具有一第一端、一第二端以及一控制端，第二開關之第一端電性連接至第二資料線，第二開關之第二端電性連接至一第二畫素電極，第二開關之控制端電性連接至第一掃描線；第三開關具有一第一端、一第二端以及一控制端，第三開關之第一端電性連接至第一資料線，第三開關之控制端電性連接至第一掃描線；第四開關具有一第一端、一第二端以及一控制端，第四開關之第一端電性連接至第二資料線，第四開關之控制端電性連接至第一掃描線；第一次電容電性連接於第三開關之第二端與一參考電壓端之間；第二次電容電性連接於第四開關之第二端與參考電壓端之間；第五開關具有一第一端、一第二端以及一控制端，第五開關之第一端電性連接至第三開關之第二端，第五開關之控制端電性連接至第二掃描線；第六開關具有一第一端、一第二端以及一控制端，第六開關之第一端電性連接於第四開關之第二端，第六開關之控制端電性連接至第二掃描線；第一分壓單元耦接於第五開關之第二端與參考電壓端之間；第二分壓單元耦接於第六開關之第二端與參考電壓端之間。
根據本發明實施例所揭露之一種畫素驅動電路，其電性耦接於第一資料線與第二資料線之間，以及電性耦接於第一掃描線與第二掃描線之間，畫素驅動電路包括有第一開關、第二開關、第三開關、第四開關、 第一次電容、第二次電容、第五開關、第六開關、第一分壓單元、第二分壓單元、第三畫素電極以及第四畫素電極。其中第一開關，具有第一端、第二端以及控制端，第一開關之第一端電性連接至第一資料線，第一開關之第二端電性連接至第一畫素電極，第一開關之控制端電性連接至第一掃描線。第二開關，具有第一端、第二端以及控制端，第二開關之第一端電性連接至第二資料線，第二開關之第二端電性連接至第二畫素電極，第二開關之控制端電性連接至第一掃描線。第三開關，具有第一端、第二端以及控制端，第三開關之第一端電性連接至第一資料線，第三開關之控制端電性連接至第一掃描線。第四開關，具有第一端、第二端以及控制端，第四開關之第一端電性連接至第二資料線，第四開關之控制端電性連接至第一掃描線。第一次電容，電性連接於第三開關之第二端與參考電壓端之間。第二次電容，電性連接於第四開關之第二端與參考電壓端之間。第五開關，具有第一端、第二端以及控制端，第五開關之第一端電性連接至第三開關之第二端，第五開關之控制端電性連接至第二掃描線。第六開關，具有第一端、第二端以及控制端，第六開關之第一端電性連接於第四開關之第二端，第六開關之控制端電性連接至第二掃描線。第一分壓單元，耦接於第五開關之第二端與參考電壓端之間，以及第二分壓單元，耦接於第六開關之第二端與參考電壓端之間。第三畫素電極電性連接於第三開關之第二端，以及第四畫素電極電性連接於第四開關之第二端。而畫素驅動電路之佈局包含第一區域與第二區域，其中，第一畫素電極與第二畫素電極配置於第一區域，第三畫素電極與第四畫素電極配置於第二區域，第一區域與第二區域彼此不重疊，且第一區域與第二區域的面積比落在5：95至70： 30之間。
根據本發明之驅動電路，其藉由電荷分享(Charge sharing)之方式，結合兩條資料線(data line)的驅動方式，以於液晶電容兩端提供較高的液晶跨壓，使得液晶分子受到更強的電場驅動並有較大的傾倒角度，進而有更佳穿透率表現，以改善側視色偏等問題。
以上之關於本發明內容之說明及以下之實施方式之說明係用以示範與解釋本發明之精神與原理，並且提供本發明之專利申請範圍更進一步之解釋。
100‧‧‧畫素矩陣
G1~Gn‧‧‧掃描線
D11‧‧‧第一資料線
D21‧‧‧第二資料線
P(1,1)~P(n,m)‧‧‧畫素
200‧‧‧畫素驅動電路
201‧‧‧第一開關
202‧‧‧第二開關
203‧‧‧第三開關
204‧‧‧第四開關
205‧‧‧第五開關
206‧‧‧第六開關
300、600、800‧‧‧畫素陣列電路佈局
500‧‧‧畫素驅動電路
CLC‧‧‧液晶電容
Csub1‧‧‧第一次電容
Csub2‧‧‧第二次電容
Cst1‧‧‧第一儲存電容
Cst2‧‧‧第二儲存電容
CS1‧‧‧第一分壓單元
CS2‧‧‧第二分壓單元
C1‧‧‧第一電容
C2‧‧‧第二電容
C3‧‧‧第三電容
C4‧‧‧第四電容
V(D1)‧‧‧第一資料電壓
V(D2)‧‧‧第二資料電壓
V(P1)‧‧‧P1電壓
V(P2)‧‧‧P2電壓
V(S1)‧‧‧S1電壓
V(S2)‧‧‧S2電壓
CLC2‧‧‧第二液晶電容
P1‧‧‧第一畫素電極
P2‧‧‧第二畫素電極
S1‧‧‧第三畫素電極
S2‧‧‧第四畫素電極
V(COM)‧‧‧共電極
V(CS1)‧‧‧電位
V(CS2)‧‧‧電位
A1‧‧‧第一區域
A2‧‧‧第二區域
第1圖，係為本發明所揭露之畫素矩陣之示意圖。
第2A圖，係為本發明所揭露之畫素驅動電路之電路示意圖。
第2B圖，係為本發明所揭露之畫素驅動電路之電路示意圖。
第3圖，係為本發明所揭露之畫素驅動電路的畫素陣列電路佈局示意圖。
第4圖，係為本發明所揭露之畫素驅動電路的模擬波形圖。
第5圖，係為本發明所揭露之畫素驅動電路之電路示意圖。
第6圖，係為本發明所揭露之畫素驅動電路的畫素陣列電路佈局示意圖。
第7圖，係為本發明所揭露之畫素驅動電路的畫素陣列電路佈局剖面圖。
第8圖，係為本發明所揭露之畫素驅動電路的畫素陣列電路佈局之電極分佈面積示意圖。
第9圖，係為本發明所揭露之畫素驅動電路的模擬波形圖。
以下在實施方式中詳細敘述本發明之詳細特徵以及優點，其內容足以使任何熟習相關技藝者了解本發明之技術內容並據以實施，且根據本說明書所揭露之內容、申請專利範圍及圖式，任何熟習相關技藝者可輕易地理解本發明相關之目的及優點。以下之實施例係進一步詳細說明本發明之觀點，但非以任何觀點限制本發明之範疇。
請參考『第1圖』，係為一種畫素矩陣100的電路架構示意圖。畫素矩陣100包括複數條掃描線G1、G2……Gn-1、Gn、複數條第一資料線D11、D12……D1m-1、D1m、複數條第二資料線D21、D22……D2m-1、D2m以及複數個畫素P(1,1)、P(1,2)……P(n,m)。畫素矩陣的連接方式，舉例來說，第一畫素P(1,1)電性連接至對應之掃描線G1與掃描線G2，且第一畫素P(1,1)電性連接至對應之第一資料線D11以及對應之第二資料線D21。畫素矩陣100中第一畫素P(1,1)為一個畫素驅動電路200，如下所述。
請參考『第2A圖』，係為畫素驅動電路200的電路圖，主要係以『第1圖』中的第一畫素P(1,1)作為說明。畫素驅動電路200電性耦接於第一資料線D11與第二資料線D21之間，以及電性耦接於掃描線G1與掃描線G2之間。畫素驅動電路200包括有第一開關201、第二開關202、第三開關203、第四開關204、第一畫素電極P1、第二畫素電極P2、第一次電容Csub1、第二次電容Csub2、第五開關205、以及第六開關206、第一分壓單元CS1以及第二分壓單元CS2，其中第一分壓單元CS1以及第二分壓單元CS2分別包含第一電容C1、第二電容C2。
第一開關201為電晶體，具有第一端，第二端，以及控制端，第一開關201之第一端電性連接至第一資料線D11，第一開關201之第二端 電連接於第一畫素電極P1，第一開關201之控制端電性連接至掃描線G1；第二開關202為電晶體，具有第一端，第二端，以及控制端，第二開關202之第一端電性連接至第二資料線D21，第二開關202之第二端電連接於第二畫素電極P2，第二開關202之控制端電性連接至掃描線G1；第三開關203為電晶體，具有第一端，第二端，以及控制端，第三開關203之第一端電性連接至第一資料線D11，第三開關203之控制端電性連接至掃描線G1；第四開關204為電晶體，具有第一端，第二端，以及控制端，第四開關204之第一端電性連接至第二資料線D21，第四開關204之控制端電性連接至掃描線G1；第一畫素電極P1與第二畫素電極P2的間隙(split)之間具有液晶壓差而形成液晶電容CLC。第一次電容Csub1具有第一端以及第二端，電性連接於第三開關203之第二端與參考電壓端之間；第二次電容Csub2具有第一端以及第二端，電性連接於該第四開關204之第二端與參考電壓端之間。第五開關205為電晶體，具有第一端，第二端，以及控制端，第五開關205之第一端電性連接至第三開關203的第二端、第五開關205之控制端電性連接至掃描線G2、以及第五開關205之第二端電性連接於第一電容C1的第一端；第一電容C1具有第一端以及第二端，耦接於第五開關205之第二端與參考電壓端之間；第六開關206為電晶體，具有第一端，第二端，以及控制端，第六開關206之第二端電性連接於第二電容C2的第一端、第六開關206之控制端電性連接至掃描線G2、以及第六開關206之第一端電性連接至第四開關204的第二端；第二電容C2具有第一端以及第二端，耦接於第六開關206之第二端與參考電壓端之間。
請參考『第2B圖』，本發明之畫素驅動電路200另可包含第 一儲存電容Cst1，第二儲存電容Cst2，且第一分壓單元CS1可另包含第三電容C3，以及第二分壓單元CS2可另包含第四電容C4。第一儲存電容Cst1具有第一端以及第二端，第一儲存電容Cst1的第一端電性連接至第一開關201之第二端以及第一儲存電容Cst1的第二端電性連接至參考電壓端；第二儲存電容Cst2具有第一端以及第二端，第二儲存電容Cst2的第一端電性連接至第二開關202之第二端以及第二儲存電容Cst2的第二端電性連接至參考電壓端；第三電容C3具有第一端以及第二端，電連接於第一電容C1與第一畫素電極P1之間；第四電容C4具有第一端以及第二端，電連接於第二電容C2與第二畫素電極P2之間。
請參考『第3圖』，其為本發明之畫素驅動電路200的畫素陣列電路佈局300的示意圖。為了與前述的實施例對應，因此相同的元件採用同樣的標號。畫素陣列電路佈局300包括第一開關201、第二開關202、第三開關203、第四開關204、第五開關205、第六開關206、第一次電容Csub1、第二次電容Csub2、第一電容C1、第二電容C2、第三電容C3與第四電容C4、掃描線G1、G2以及第一資料線D11與第二資料線D21。其中掃描線G1與掃描線G2與第一資料線D11與第二資料線D21實質上垂直相交，各個開關連接於掃描線以及資料線。第一開關201與掃描線G1以及第一資料線D11電性連接；第二開關202與掃描線G1以及第二資料線D21電性連接；第三開關203與掃描線G1以及第一資料線D11電性連接；第四開關204與掃描線G1以及第二資料線D21電性連接。第五開關205以及第六開關206與掃描線G2電性連接。第三開關203與掃描線G1以及第五開關205電性連接，第三開關203以及第五開關205電性連接至第一次電容 Csub1，相鄰第一電容C1及第三電容C3。此外，第四開關204與掃描線G1以及第六開關206電性連接，第四開關204以及第六開關206電性連接至第二次電容Csub2，相鄰第二電容C2及第四電容C4。第一畫素電極P1為指狀電極，其電性連接於第一開關201以及第三電容C3，而第二畫素電極P2為指狀電極，其電性連接於第二開關202以及第四電容C4。並具有共電極V(COM)於第一資料線D11與第二資料線D21之間。
請參考『第4圖』，其為本發明之『第2A圖』的畫素驅動電路200的模擬波形圖。並同時說明本發明之驅動方法與運作。其中當第一資料電壓是正電位時，第二資料電壓係為負電位。於一個週期的第一時間掃描線G1致能，導通第一開關201、第二開關202、第三開關203以及第四開關204，提供第一資料電壓經由該第一資料線D11至第一次電容Csub1及形成第一儲存電容Cst1，而第一分壓單元CS1則維持上一個週期的電位；以及提供極性不同於第一資料電壓的第二資料電壓經由第二資料線D21至第二次電容Csub2及形成第二儲存電容Cst2，而第二分壓單元CS2則維持上一個週期的電位，第一畫素電極P1、第二畫素電極P2與節點S1、節點S2的電位被充電至所對應的資料電壓。
接著，於第二時間掃描線G1關閉，而掃描線G2打開時，導通第五開關205與第六開關206，並重新分配儲存於第一次電容Csub1及第一分壓單元CS1之第一資料電壓以及重新分配儲存於第二次電容Csub2及第二分壓單元CS2之第二資料電壓。原先第一次電容Csub1與第二次電容Csub2所保持的電荷會經由第一電容C1與第二電容C2而重新分配電荷，由節點S1分享電荷給第一分壓單元CS1，而第二分壓單元CS2分享電荷給 節點S2，使得節點S1電位與第一分壓單元CS1電位相等，且節點S2電位與第二分壓單元CS2電位相等。
請參考『第4圖』，為本發明之『第2B圖』畫素驅動電路200的模擬波形圖。『第2A圖』畫素驅動電路200的與『第2B圖』畫素驅動電路200大致上相似，不同的是，第一分壓單元CS1另包含第三電容C3以及第二分壓單元CS2另包含第四電容C4。其中當第一資料電壓是正電位時，第二資料電壓係為負電位。於一個週期的第一時間掃描線G1致能，導通第一開關201、第二開關202、第三開關203以及第四開關204，提供第一資料電壓經由該第一資料線D11至第一次電容Csub1及形成第一儲存電容Cst1，而第一分壓單元CS1的電位V(CS1)也會由上一週期的電位被感應至較高電位；以及提供極性不同於第一資料電壓的第二資料電壓經由第二資料線D21至第二次電容Csub2及形成第二儲存電容Cst2，而第二分壓單元CS2電位V(CS2)也會被感應至較低電位，第一畫素電極P1、第二畫素電極P2與節點S1、節點S2的電位被充電至所對應的資料電壓。
接著，於第二時間掃描線G1關閉，而掃描線G2打開時，導通第五開關205與第六開關206，並重新分配儲存於第一次電容Csub1及第一分壓單元CS1之第一資料電壓V(D1)以及重新分配儲存於第二次電容Csub2及第二分壓單元CS2之第二資料電壓V(D2)。原先第一次電容Csub1與第二次電容Csub2所保持的電荷會經由第一電容C1與第二電容C2而重新分配電荷，由節點S1分享電荷給第一分壓單元CS1，而第二分壓單元CS2分享電荷給節點S2，使得節點S1電位與第一分壓單元CS1電位相等，且節點S2電位與第二分壓單元CS2電位相等，同時第一畫素電極P1的電位V(P1) 感應至較高電位而第二畫素電極P2的電位V(P2)感應至較低電位。藉而提高畫素驅動電路200內第一畫素電極P1、第二畫素電極P2之間的液晶跨壓V(P1)-V(P2)，使其值高於資料電壓的驅動範圍。
於第一時間時致能掃描線G1時，導通第一開關201、第二開關202、第三開關203以及第四開關204，並提供第一資料電壓V(D1)，第一畫素電極P1電壓V(P1)以及節點S1電壓V(S1)也隨著第一資料電壓V(D1)而上升。另外提供極性不同於第一資料電壓V(D1)的第二資料電壓V(D2)，第二畫素電極P2電壓V(P2)以及節點S2電壓V(S2)也隨著第二資料電壓V(D2)而下降。此時，第一畫素電極P1以及節點S1被第一資料線D11充飽電至正電壓，而第二畫素電極P2以及節點S2被第二資料線D21充飽電至負電壓。
接著，於第二時間關閉掃描線G1並致能掃描線G2時，第一開關201、第二開關202、第三開關203以及第四開關204關閉，而第五開關205以及第六開關206分別被導通。此時第一次電容Csub1所保持的電荷會經由第一電容C1重新分配，電荷分享後使得第一畫素電極P1電壓V(P1)電位上升而節點S1電壓V(S1)下降。同時，第二次電容Csub2所保持的電荷會經由第二電容C2重新分配，第二畫素電極P2電壓V(P2)電位下降而節點S2電壓V(S2)上升，如此第一畫素電極P1、第二畫素電極P2之間的液晶跨壓將被提升。
請參考『第5圖』，係為本發明另一實施例畫素驅動電路500的電路圖。本實施例與畫素驅動電路200大致上相同，此外，另包含第三畫素電極S1以及第四畫素電極S2，並且第三畫素電極S1與第四畫素電極 S2的間隙亦具有液晶跨壓而形成第二液晶電容CLC2，第一畫素電極P1與第二畫素電極P2以及第三畫素電極S1與第四畫素電極S2分別具有較寬的電極間距設計與較窄的電極間距設計。如此設計可以使第二液晶電容CLC2具有第一次電容Csub1與第二次電容Csub2之功能，藉此降低第一次電容Csub1與第二次電容Csub2所佔之佈局面積，不但可以提高開口率，增加畫素電極之間的跨壓，更可進一步改善測視色偏之問題。另一方面，第三畫素電極S1與第四畫素電極S2之間間隙的因液晶跨壓而形成的第二液晶電容CLC2本身不需太高的液晶跨壓，可將電荷分享給第一畫素電極P1、第二畫素電極P2之間形成的液晶電容CLC，藉以提高液晶電容CLC的液晶跨壓。於電路圖上第三畫素電極S1與第四畫素電極S2將以節點S1與節點S2來說明。
畫素驅動電路500電性耦接於第一資料線D11與第二資料線D21之間，以及電性耦接於掃描線G1與掃描線G2之間。畫素驅動電路200包括有第一開關201、第二開關202、第三開關203、第四開關204、第一畫素電極P1、第二畫素電極P2、第三畫素電極S1、第四畫素電極S2、液晶電容CLC、第二液晶電容CLC2、第一儲存電容Cst1、第二儲存電容Cst2、第一次電容Csub1、第二次電容Csub2、第一分壓單元CS1以及第二分壓單元CS2。
其中第一開關201為電晶體，具有第一端、第二端以及控制端，第一開關201的第一端電性連接至第一資料線D11，第一開關201的第二端電連接於第一畫素電極P1，第一開關201的控制端電性連接至掃描線G1；第二開關202為電晶體，具有第一端、第二端以及控制端，第二開關 202的第一端電性連接至第二資料線D21，第二開關202的第二端電連接於第二畫素電極P2，第二開關202的控制端電性連接至掃描線G1；第三開關203為電晶體，具有第一端、第二端以及控制端，第三開關203的第一端電性連接至第一資料線D11，第三開關203的第二端電連接於第三畫素電極S1，第三開關203的控制端電性連接至掃描線G1；第四開關204為電晶體，具有第一端、第二端以及控制端，第四開關204的第一端電性連接至第二資料線D21，第四開關204的第二端電連接於第四畫素電極S2，第四開關204的控制端電性連接至掃描線G1。
第一儲存電容Cst1具有第一端以及第二端，第一儲存電容Cst1的第一端電性連接至第一開關201之第二端以及第一儲存電容Cst1的第二端電性連接至參考電壓端；第二儲存電容Cst2具有第一端以及第二端，第二儲存電容Cst2的第一端電性連接至第二開關202之第二端以及第二儲存電容Cst2的第二端電性連接至參考電壓端；第一次電容Csub1電性連接於第三開關203之第二端與參考電壓端之間；第二次電容Csub2電性連接於該第四開關204之第二端與參考電壓端之間。
第五開關205為電晶體，具有第一端，第二端，以及控制端，第五開關205之第一端電性連接至第三開關203的第二端、第五開關205之控制端電性連接至掃描線G2、以及第五開關205之第二端電性連接於第一分壓單元CS1，用以重新分配儲存於第一次電容Csub1、第一儲存電容Cst1以及第一分壓單元CS1之間的電荷；第六開關206為電晶體，具有第一端，第二端，以及控制端，第六開關206之第一端電性連接至第四開關204的第二端、第六開關206之控制端電性連接至掃描線G2、以及第六開關206之 第二端電性連接於第二分壓單元CS2，用以重新分配儲存於第二次電容Csub2、第二儲存電容之電荷Cst2以及第二分壓單元CS2之間的電荷。
第一分壓單元CS1包括有第一電容C1，具有第一端以及第二端，第一電容C1的第一端電連接於第五開關205之第二端，第一電容C1的第二端電性連接於參考電壓端，第二分壓單元CS2包括有第二電容C2，具有第一端以及第二端，第二電容C2的第一端電連接於第六開關206之第二端，第二電容C2的第二端電性連接於參考電壓端。
於本發明之另一實施例中，第一分壓單元CS1另包括有相互串聯之第一電容C1與第三電容C3，分別具有第一端以及第二端，電性連接於第一開關201之第二端與參考電壓端之間，第一電容C1的第一端以及第三電容C3的第二端電連接於第五開關205之第二端，第三電容C3的第一端電性連接於第一開關201之第二端，且第一電容C1的第二端電連接於參考電壓端；第二分壓單元CS2另包括有相互串聯之第二電容C2與第四電容C4，分別具有第一端以及第二端，電性連接於第二開關202之第二端與參考電壓端之間，第二電容C2的第一端與第四電容C4的第二端電連接於第六開關206之第二端，第四電容C4的第一端電性連接於第二開關202之第二端，且第二電容C2的第二端電連接於參考電壓端。
請參考『第6圖』，其為本發明另一實施例的畫素陣列電路佈局600的示意圖。這邊為了與前述的實施例對應，因此同樣的元件採用同樣的標號。畫素陣列電路佈局600包括第一開關201、第二開關202、第三開關203、第四開關204、第五開關205、第六開關206、第一次電容Csub1、第二次電容Csub2、第一電容C1、第二電容C2、第三電容C3與第四電容 C4、掃描線G1與掃描線G2以及第一資料線D11與第二資料線D21。其中掃描線G1與掃描線G2與第一資料線D11與第二資料線D21相交設置，各個開關連接於掃描線以及資料線。第一開關201與掃描線G1以及第一資料線D11電性連接；第二開關202與掃描線G1以及第二資料線D21電性連接；第三開關203與掃描線G1以及第一資料線D11電性連接；第四開關204與掃描線G1以及第二資料線D21電性連接。第五開關205以及第六開關206與掃描線G2電性連接。第三開關203與掃描線G1以及第五開關205電性連接，第三開關203以及第五開關205電性連接至第一次電容Csub1，相鄰第一電容C1及第三電容C3。此外，第四開關204與掃描線G1以及第六開關206電性連接，第二次電容Csub2相鄰第二電容C2及第四電容C4；第一畫素電極P1為指狀電極，電性連接於第一開關201以及第三電容C3，而第二畫素電極P2為指狀電極，電性連接於第二開關202以及第四電容C4；第三畫素電極S1為指狀電極，電性連接於第五開關205與第一次電容Csub1，而第四畫素電極S2為指狀電極，電性連接於第六開關206與第二次電容Csub2。並具有一共電極V(COM)配置於第一資料線D11與第二資料線D21之間。
請參考『第7圖』，其為本發明另一實施例的畫素陣列電路佈局600的剖面圖。圖示中剖面結構為畫素陣列電路佈局600中橫切面。如『第7圖』所示，第一畫素電極P1與第二畫素電極P2之間的間隙係大於第三畫素電極S1與第四畫素電極S2之間的間隙。
請繼續參考『第8圖』，其為本發明所揭露之畫素驅動電路的畫素陣列電路佈局800之電極分佈面積示意圖。如『第8圖』所示，畫素 陣列電路佈局800包括有第一區域A1及第二區域A2。第一畫素電極P1與第二畫素電極P2配置於第一區域A1，第三畫素電極S1與第四畫素電極S2配置於第二區域A2。其中，第一區域A1與該第二區域A2彼此相鄰且不重疊，而第一區域A1部分鄰近於第一分壓單元CS1及第二分壓單元CS2，第一區域A1為液晶電容CLC所分佈之面積，第二區域A2為第二液晶電容CLC2所分佈之面積。並且，第一區域A1與第二區域A2加總之面積實質上為畫素陣列電路佈局800的開口區面積。
以下提供在垂直配向平面內切換(Vertical Alignment In-Plane Switching，VA-IPS)模式與在VA-IPS模式中且有使用電荷分享技術情況下，第一區域A1與第二區域A2之分佈面積對應的配置模擬數據。
其中，液晶夾壓比例為液晶電容CLC所分佈之面積中電極間的電壓與第二液晶電容CLC2所分佈之面積中電極間的電壓之比例，在本實施範例中，此液晶夾壓比例不限定。第一區域A1包含液晶電容CLC所分佈之面積中之面積1及面積2，而第二區域A2包含第二液晶電容CLC2所分佈之面積中之面積3。舉例而言，在『第8圖』中，第一區域A1上半部之面積例如包含面積1及面積2的一部份，第一區域A1下半部之面積包含面積1及面積2的另一部份。藉由面積1及面積2在第一區域A1中平均分佈，能讓使用者在不同視角看到的色偏相同。並且，『第8圖』為本發明的一種實施範例，並無依實際比例繪製，且其電極配置方式並不以此為限。其中，間距1為面積1中每一電極間的間距，而間距2為面積2中每一電極間的間距，間距3為面積3中每一電極間的間距。
為了進行效能評估，利用前述之參數模擬D值(D-value)，此 D-value例如為評估色偏程度的參數指標。也就是說，當D-value數值越小代表色偏的程度越小，有較佳的效能表現。
表1為在VA-IPS模式中有使用電荷分享技術與沒有使用電荷分享技術之D-value模擬數據表。由表1可見，在液晶夾壓比例、間距1、間距2、間距3、面積1、面積2以及面積3…等不同參數組合搭配下，VA-IPS模式加上電荷分享技術之D-value模擬數值大部份比僅使用VA-IPS模式之D-value模擬數值低。也就是說，VA-IPS模式加上電荷分享技術的方式，可 以讓色偏程度較小。而且，當第一區域A1之面積與第二區域A2之面積比例為5：95至70：30時，大部分的D-value有較低之數值，可改善液晶顯示裝置的色偏現象。即使，當第一區域A1之面積與第二區域A2之面積比例為5：95時，VA-IPS模式加上電荷分享技術的D-value數值較僅有VA-IPS模式的顯示面板來的大，然相較於傳統顯示面板已是可接受的數據表現。此外，D-value的計算是各個灰階的平均，因而當偏重於某一灰階的表現時，會使得D-value的數值不佳。因此，亦可利用另一種參數進行評估。
為了進行進一步效能評估，利用前述之參數模擬出色調演繹失真指標(Tone Rendering Distortion Index，TRDI)值，此TRDI例如為評估色偏程度的另一參數指標。也就是說，當TRDI數值越小代表色偏的程度越小，也代表有較佳的效能表現。
表2為第一區域A1與第二區域A2之分佈面積的配置之TRDI模擬數據表。由表2可見，VA-IPS模式加上電荷分享技術之TRDI模擬數值皆比僅使用VA-IPS模式之TRDI模擬數值低。而且，當第一區域A1之面積與第二區域A2之面積比例為5：95至70：30時，TRDI有較低之數值，可有效改善液晶顯示器之色偏現象。
請參考『第9圖』，為畫素驅動電路500的模擬波形圖。並同時說明本發明之一示範例驅動方法與運作。其中當第一資料電壓是正電位時，第二資料電壓係為負電位。於第一時間導通第一開關201、第二開關202、第三開關203以及第四開關204，並致能掃描線G1時，提供第一資料電壓經由該第一資料線D11至第一次電容Csub1及第一儲存電容Cst1，而第一分壓單元CS1的電位V(CS1)也會由上一週期的電位被感應至較高電位；以及提供極性不同於第一資料電壓的第二資料電壓經由第二資料線D21至第二次電容Csub2及第二儲存電容Cst2，而第二分壓單元CS2電位V(CS2)也會被感應至較低電位，第一畫素電極PI、第二畫素電極P2、第三畫素電極S1、以及第四畫素電極S2分別被充電至所對應的資料電壓。
接著，於第二時間導通第五開關205與第六開關206，並重新分配儲存於第一次電容Csub1及第一分壓單元CS1之第一資料電壓，以 及重新分配儲存於第二次電容Csub2及第二分壓單元CS2之第二資料電壓。掃描線G1關閉，而掃描線G2打開時，原先第一次電容Csub1所保持的電荷會經由第一電容C1及第三電容C3而重新分配畫素內電荷，由節點S1分享電荷給第一分壓單元CS1，且第二次電容Csub2所保持的電荷會經由第二電容C2及第四電容C4而重新分配畫素內電荷，而第二分壓單元CS2分享電荷給節點S2，使得節點S1電位與第一分壓單元CS1電位相等，且節點S2電位與第二分壓單元CS2電位相等，同時第一畫素電極P1的電位V(P1)感應至較高電位而第二畫素電極P2的電位V(P2)感應至較低電位。藉而提高第一畫素電極P1與第二畫素電極P2之間形成的液晶電容CLC跨壓V(P1)-V(P2)，使液晶跨壓高於資料電壓的驅動範圍。而第三畫素電極S1與第四畫素電極S2之間形成的第二液晶電容CLC2則感受第一次電容Csub1及第二次電容Csub2之間的電壓變化，其兩側跨壓較小。
於第一時間時致能掃描線G1時，導通第一開關201、第二開關202、第三開關203以及第四開關204，並提供第一資料電壓V(D1)，第一畫素電極P1電壓V(P1)以及第三畫素電極S1電壓V(S1)也隨著第一資料電壓V(D1)而上升。另外提供極性不同於第一資料電壓V(D1)的第二資料電壓V(D2)，第二畫素電極P2電壓V(P2)以及第四畫素電極S2電壓V(S2)也隨著第二資料電壓V(D2)而下降。此時，第一畫素電極P1與第三畫素電極S1被第一資料線D11充飽電至正電極，而第二畫素電極P2與第四畫素電極S2被第二資料線D21充飽電至負電極。
接著，於第二時間關閉掃描線G1並致能掃描線G2時，第一開關201、第二開關202、第三開關203以及第四開關204關閉，而第五 開關205以及第六開關206導通。此時原先第一次電容Csub1所保持的電荷會經由第一電容C1及第三電容C3所組成的第一分壓單元CS1而重新分配，電荷分享後使得第一畫素電極P1電壓V(P1)電位上升而第三畫素電極S1電壓V(S1)下降。同時間，第二次電容Csub2所保持的電荷會經由第二電容C2及第四電容C4而重新分配畫素內電荷，第二畫素電極P2電壓V(P2)電位下降而第四畫素電極S2電位V(S2)上升，如此，液晶電容CLC的跨壓V(P1)-V(P2)大幅被提升並且遠高於驅動電壓範圍。而第三畫素電極電位V(S1)及第四畫素電極S2電壓V(S2)之間的變化V(S1)-V(S2)，其兩側跨壓較小。本實施例具有兩階段，V(P1)-V(P2)用於驅動電極間距大的液晶跨壓，而V(S1)-V(S2)用於驅動電極間距小的液晶跨壓，用於解決小電壓電極間距需求。然本發明不以此為限，當第三畫素電極S1與第四畫素電極S2之間的間距大於第一畫素電極P1與第二畫素電極P2之間的間距，亦可操作。
根據本發明之畫素驅動電路，其藉由電荷分享結合兩條資料線的驅動方式，以於液晶電容兩端提供較高的液晶跨壓，使得液晶分子受到更強的電場驅動並有較大的傾倒角度，進而有更佳穿透率表現，而且藉由第一區域之面積與第二區域之面積配置比例為5：95至70：30時，有較低的TRDI數值，以改善側視色偏等問題。
雖然本發明以前述之實施例揭露如上，然其並非用以限定本發明。在不脫離本發明之精神和範圍內，所為之更動與潤飾，均屬本發明之專利保護範圍。關於本發明所界定之保護範圍請參考所附之申請專利範圍。
200‧‧‧畫素驅動電路
G1‧‧‧第一掃描線
G2‧‧‧第二掃描線
D11‧‧‧第一資料線
D21‧‧‧第二資料線
201‧‧‧第一開關
202‧‧‧第二開關
203‧‧‧第三開關
204‧‧‧第四開關
205‧‧‧第五開關
206‧‧‧第六開關
CLC‧‧‧液晶電容
Csub1‧‧‧第一次電容
Csub2‧‧‧第二次電容
CS1‧‧‧第一分壓單元
CS2‧‧‧第二分壓單元
C1‧‧‧第一電容
C2‧‧‧第二電容
P1‧‧‧第一畫素電極
P2‧‧‧第二畫素電極
S1‧‧‧節點
S2‧‧‧節點

Claims (6)

  1. 一種畫素驅動電路，電性耦接於一第一資料線與一第二資料線之間，以及電性耦接於一第一掃描線與一第二掃描線之間，該畫素驅動電路包括：一第一開關，具有一第一端、一第二端以及一控制端，該第一開關之該第一端電性連接至該第一資料線，該第一開關之該第二端電性連接至一第一畫素電極，該第一開關之該控制端電性連接至該第一掃描線；一第二開關，具有一第一端、一第二端以及一控制端，該第二開關之該第一端電性連接至該第二資料線，該第二開關之該第二端電性連接至一第二畫素電極，該第二開關之該控制端電性連接至該第一掃描線；一第三開關，具有一第一端、一第二端以及一控制端，該第三開關之該第一端電性連接至該第一資料線，該第三開關之該控制端電性連接至該第一掃描線；一第四開關，具有一第一端、一第二端以及一控制端，該第四開關之該第一端電性連接至該第二資料線，該第四開關之該控制端電性連接至該第一掃描線；一第一次電容，電性連接於該第三開關之該第二端與一參考電壓端之間；一第二次電容，電性連接於該第四開關之該第二端與該參考電壓端 之間；一第五開關，具有一第一端、一第二端以及一控制端，該第五開關之該第一端電性連接至該第三開關之該第二端，該第五開關之該控制端電性連接至該第二掃描線；一第六開關，具有一第一端、一第二端以及一控制端，該第六開關之該第一端電性連接於該第四開關之該第二端，該第六開關之該控制端電性連接至該第二掃描線；一第一分壓單元，耦接於該第五開關之該第二端與該參考電壓端之間；以及一第二分壓單元，耦接於該第六開關之該第二端與該參考電壓端之間。
  2. 如請求項1所述之畫素驅動電路，另包括：一第三畫素電極，電連接於該第三開關之該第二端；以及一第四畫素電極，電連接於該第四開關之該第二端。
  3. 如請求項1或2所述之畫素驅動電路，其中該第一分壓單元包含：一第一電容，電連接於該第五開關之該第二端以及該參考電壓端之間；以及該第二分壓單元包含：一第二電容，電連接於該第六開關之該第二端以及該參考電壓端之間。
  4. 如請求項3所述之畫素驅動電路，其中該第一分壓單元另包含：一第三電容，電連接於該第一開關之該第二端以及該第五開關之 該第二端之間；以及該第二分壓單元另包含：一第四電容，電連接於該第二開關之該第二端以及該第六開關之該第二端之間。
  5. 如請求項1或2所述之畫素驅動電路，另包括：一第一儲存電容，電性連接於該第一開關之該第二端與該參考電壓端之間；以及一第二儲存電容，電性連接於該第二開關之該第二端與該參考電壓端之間。
  6. 一種畫素驅動電路，電性耦接於一第一資料線與一第二資料線之間，以及電性耦接於一第一掃描線與一第二掃描線之間，該畫素驅動電路包括：一第一開關，具有一第一端、一第二端以及一控制端，該第一開關之該第一端電性連接至該第一資料線，該第一開關之該第二端電性連接至一第一畫素電極，該第一開關之該控制端電性連接至該第一掃描線；一第二開關，具有一第一端、一第二端以及一控制端，該第二開關之該第一端電性連接至該第二資料線，該第二開關之該第二端電性連接至一第二畫素電極，該第二開關之該控制端電性連接至該第一掃描線；一第三開關，具有一第一端、一第二端以及一控制端，該第三開關之該第一端電性連接至該第一資料線，該第三開關之該控制端電性連 接至該第一掃描線；一第四開關，具有一第一端、一第二端以及一控制端，該第四開關之該第一端電性連接至該第二資料線，該第四開關之該控制端電性連接至該第一掃描線；一第一次電容，電性連接於該第三開關之該第二端與一參考電壓端之間；一第二次電容，電性連接於該第四開關之該第二端與該參考電壓端之間；一第五開關，具有一第一端、一第二端以及一控制端，該第五開關之該第一端電性連接至該第三開關之該第二端，該第五開關之該控制端電性連接至該第二掃描線；一第六開關，具有一第一端、一第二端以及一控制端，該第六開關之該第一端電性連接於該第四開關之該第二端，該第六開關之該控制端電性連接至該第二掃描線；一第一分壓單元，耦接於該第五開關之該第二端與該參考電壓端之間；一第二分壓單元，耦接於該第六開關之該第二端與該參考電壓端之間；一第三畫素電極，電性連接於該第三開關之該第二端；以及一第四畫素電極，電性連接於該第四開關之該第二端；其中，該第一畫素電極與該第二畫素電極配置於一第一區域，該第三畫素電極與該第四畫素電極配置於一第二區域，該第一區域與該第二 區域彼此不重疊，且該第一區域與該第二區域的面積比落在5：95至70：30之間。
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