TWI466268B - 用於處理器、快取及記憶體的接近通訊封裝 - Google Patents

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John E Cunningham
Ashok V Krishnamoorthy
Anders Landin
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Sun Microsystems Inc
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Description

用於處理器、快取及記憶體的接近通訊封裝
本發明實施例係有關於封裝解決方案，以完成於處理器與快取記憶體間之信號接近通訊。
處理器晶片至具有低潛時的L3快取的驅動頻寬呈現出挑戰，特別是當處理器技術持續縮至下一代時。在幾年內，處理器將需要在通訊至快取的很多通道上的很多10Gps的串列資料率。此通訊的潛時將持續為由於不能無代價下，電發信以驅動晶片所阻擋。例如，今日10Gbps串列鏈路以幾奈秒或幾百處理器時鐘循環的代價下，驅動晶片至快取。這限制了處理器利用電腦能力、時鐘頻率、電晶體計數、多核心等等的能力。
接近通訊係為在處理器及記憶體間之信號可以免除此間題。
如很多電腦的印刷電路板上的2004年九月20日公開之陽昇微系統文件，網路參考http：//search.sun.com/spotlight/2004-09-20.feature-proximity.html ，在CPU(中央處理單元)、記憶體及I/O(輸入/輸出)裝置間之銅線上進行的資訊及電力。銅線使用例如接腳、球焊錫及焊錫凸塊的技術連接至裝置，這涉及巨觀連接器，其相較於在晶片本身上的次微米特性在尺寸上係大量的。
在“接近通訊”中，資料係經由電容耦合被傳輸於晶片之間。因為在晶片間之此通訊不只是取決於硬體接線或導電連接，於晶片間之連接數量可能遠高於錫球黏著(例如約100倍大)。相較於使用電線，此晶片可以以更高速度與低潛時並更少之能量下交談。
為了形成電容耦合，微觀金屬墊係在晶片製造時，不是由標準頂層金屬結構構成。這些墊被以一微薄層絕緣體與晶片元件的其他部份密封，以使晶片不受靜電。兩具有接收及發射墊的晶片係被放置成彼此面對，使得墊之間只有幾微米間隔。每一發射一接收墊對形成一電容，及在發射墊上的電壓變化造成在接收墊上的電壓變化，而不管有否導電(例如有線)連接。這與物理作用雷同並使得當人類接觸燈的導電基座時，很多接觸式燈發光。另一類似例為生物神精系統的神精連結，其中信號由一神精元跳至另一神精元。
實際細節可能更複雜，包含例如用以驅動及放大這些信號的晶片邏輯，及接收電路必須耐受較導電連接之更大變化。所涉及電壓可以劇烈變化，使得接近通訊技術經常被加工以十個電壓變化的因數。因為可能造成機械失準，所以，想要動態補償例如振動及不均勻熱膨脹之作用，並提供機制以允許大電壓變動及動態可重組態，以克服失準，使得接近通訊持續動作。
接近通訊可以在幾個維度上提供一數量級大小的改良，即在密度、成本、速度、潛時、及功率需求。因為接近通訊降低為通訊路徑所佔用的空間、功率及每位元所傳送的成本，所以，有可能單一VLSI晶片取得每秒進出幾十太(tera)位元組。在2004年的技術中限制至每秒幾百Giga位元組。把所有維度列入考量，接近通訊有希望改良整個容量，例如約兩數量級的大小。
接近通訊也允許“晶片級積集”。不同於試著使處理器晶片變得更大，而造成愈來愈低之良率，接近通訊可以允許佈局出“棋盤式”晶片，這使得所有作成單一積體電路。晶圓級積集在歷史上常常失敗，因為良率(例如己知良好晶粒)當晶片的矽面積增加時下降至零。以接近通訊法，當晶圓級積集具有優越良率時，吾人可以取得相同的效能優點。當在晶片中找出一缺陷時，接近通訊允許吾人簡單地取出該晶片並放置在新的中(明顯地具有某程度的潔淨室條件)。這可能很貴或對連接晶片至多晶片模組的先前技術係不可能的，並強迫整個電路模組的替換而不是只有缺陷的部份之替換。
接近通訊法同時也有效於增加技術功能性，使得不同技術可以被混合。“記憶體中之處理器”已經討論至有關於使完整電腦系統放置在單一晶片上，但所用以建立CPU的製程技術在各個製程技術上有所不同，以最佳化來建立密集記憶體，例如DRAM。因為接近通訊使得每一部份被分開製造，然後使用接近通訊整合為通用介面，所以使用單一製造技術的侷限消失。甚至有可能混合，即在單一陣列內混合碑化鎵及矽晶片。這事實上有可能使得接近通訊有需要針對不同半導體材料有不同電壓位準的公差，同時昇陽微系統公司的方法包含非同步邏輯，以移除在兩晶片間需要共同時鐘。
接近通訊同時也完成顯著之成本節省。插座、接腳、及電路板會算入系統的成本，但接近通訊免除了這些。以接近通訊，晶片可能較現在為小，因而增加良率及降低每一元件晶片的成本。
雖然接近通訊作為在處理器與記憶體間之發信機構以免除在具低潛時的處理器晶片至L3快取驅動頻寬的問題及挑戰，但一問題在於接近處理器的接近發信不能使用工業標準封裝平台被包裝在一低成本解決方案中。這是因為接近發信需要有遠小於10微米的公差，以完成高傳真發信，而製造不能以低成本完成優於幾密耳或千分之幾吋的公差。
有關於封裝接近通訊的一事項為克服第一階封裝的平坦公差。同時對於處理器的商用市場，在重工的多晶片封裝也有很大的興趣。也有其他有關於“已知良好晶粒”事項的製造力問題。由於已知良好晶粒問題及直到所有部件被封裝為完整組件前，都不能顯著降低測試晶片，例如多晶片模組(MCM)的解決方案只對今日的封裝技術有限量的衝擊。當應用至處理器-快取單元時，很多這些問題可以為本發明於此所述之例示實施例加以克服。
依據本發明之例示實施例，“高帽”橋連接處理器(例如微處理器)與一或更多快取記憶體，例如L3(層3)快取記憶體。該橋圍繞在該處理器的周圍，並完成至少一快取記憶體與處理器間之資料或信號通訊。橋包含一穿過該橋並與處理器相對的孔徑，及一電源連接，經由該孔徑連接至該處理器。在該至少一快取記憶體與橋間之至少一接近連接承載信號通訊。至少一信號連接係設於該處理器與橋之間，及該信號連接包含導電材料，直接連接至該處理器與該橋之間。
在一例示實施例中，於該橋與處理器間之通訊係為接近連接法所提供。在一例示實施例中，於該橋與該快取記憶體間之通訊係為接近連接法或導電連接法所提供。
在一例示實施例中，於橋與各個快取記憶體間之接近連接法的相對墊間之間隔係為在快取記憶體面之多數凹槽、在橋的相對面中之多數對應凹槽、及用於各個匹配對的對應快取記憶體及橋凹槽的球所提供。球係位於形成該匹配對的該快取記憶體凹槽及對應橋凹槽之間，使得匹配凹槽的深度及該球的直徑侷限或界定在該接近連接法的相對墊間之最小距離。
在例示實施例中，凹槽係為矩形，及快取記憶體凹槽的長軸係正交於對應橋凹槽的長軸。
在一例示實施例中，不同於單一孔徑，橋包含多個穿過該橋及與處理器相對的孔徑，其中各個孔徑包含一導孔，連接該處理器並傳送電力或資料信號進出該處理器。
在各種例示實施例中，橋具有低於150微米的厚度，及/或範圍由20至30微米的柔度，以減緩快取記憶體、處理器及/或基材或實際支撐或定位它們的元件之幾何變異。
本發明將以下更參考附圖加以描述，附圖形成本案之一部份，例示特定實施例。然而，本發明在很多不同形式加以形成，並不應被限制為於此所述之實施例。這些實施例係被提供使得本案可以完全地了解並使熟習於本技藝者了解本案之範圍。本案被實施有方法或裝置。因此，本發明以整個為硬體實施例之形式或組合軟體及硬體形式的實施例加以表示。因此，以下之詳細說明並不作限定用。
本案之說明書與申請專利範圍中，除非有特別指出外，其餘的意義即如所述。於此所用之“在一實施例中”雖然可以表示在同一實施例中，但並不必然表示在同一實施例中。再者，於此所用之“在另一實施例中”並不必然表示一不同實施例。因此，如下所述，本發明之各種實施例可以加以組合，而不脫離本發明之範圍或精神。
另外，除非特別說明，否則於此所用之“或“為包含“或”並相同於“及/或”。除非特別說明，“根據”並不是排它形並允許根據其他未說明的因素。另外，在整個說明書中，“一”及“該”包含多數形式。“在內”的意義也包含了“在內”及“在上”。
在圖2所示之例示實施例中，其係為安裝在“高帽(sombrero)”橋114上的處理器104的上側之平面圖，該橋114包圍該處理器104的周圍。處理器可以為微處理器，例如所謂美國加州聖塔卡拉的昇陽微系統有限公司的搖滾處理器，或其他處理器。橋114傳送信號於處理器104及一或更多快取記憶體106、108、207、209之間，這些可以例如L3(層3)快取記憶體或任意類型之記憶體，包含例如L1..L4記憶體、SRAM(靜態隨機存取記憶體)、DRAM(動態隨機存取記憶體)等之任一。如圖2所示，處理器、橋及快取記憶體可以安裝在基材102或為其所支撐。橋114經由電容耦合接近連接法與快取記憶體交換信號。於橋與快取記憶體間之接近連接的相對墊間之間隔可以為在快取記憶體表面中之凹槽、在橋的相對面中之對應凹槽、及在各個匹配對的對應快取記憶體及橋凹槽之球所提供。球配合入匹配對的凹槽內或之間。凹槽深度及球直徑侷限在接近連接器的相對墊間之最小距離。分別申請於2005十月3日及2006年三月20日的美國共同申請案11/243,300及11/385,445揭示了有關於用以維持接近連接的墊間之間隙的此球及凹槽對技術的細節。橋114也包含一孔徑相對並在處理器104下，電源及/或資料信號可以經由該孔徑由其他裝置提供至該處理器。在一例示實施例中，橋114經由導電連接通訊至處理器104，並選用地經由在橋114與處理器104間之接近連接傳遞資料(可以包含控制信號及其他資訊)。
圖1顯示圖1之裝置的側視圖，其中圖1的上側143表示圖1的側視或透視。更明確地說，圖1顯示微焊接的處理器104朝下於橋114微焊錫連接上，例如，微焊錫凸塊124、126。如圖1所示，高帽橋114的中心被全開以露出在處理器104的下面上的其他連接，並允許處理器104持經由橋114的孔徑連接至例如中介層118及基材102之另一裝置。在處理器104的下面上之其他連接可以包含例如“C-4凸塊”墊或例如焊錫凸塊124的欄，以附著至例如基材102的第二層封裝。高帽晶片114的翼或側可以包含接近墊(未示於圖1)，以實施在橋114與快取108、106(207、209)間之接近連接110、112的電容發信。在橋114上的接近墊匹配或配合在快取晶片108、106(207、209)上的對應接近墊(未示出)。在一例示實施例中，球及蝕刻坑或凹槽可以共同製造在晶圓層上，以對準四快取晶片至高帽橋114。使用球及在矽中之蝕刻坑對準技術應用(例如美國共同申請案11/243,300及11/385,445所述)至於此所述之實施例將參考圖5加以描述。
圖1更顯示中介層116、118、120，其連接快取108、處理器104、及快取106與基材102。快取108、106(207、209)經由例如焊錫凸塊122、124、130之焊錫凸塊連接至對應中介層，該等凸塊可以為C-4凸塊或其他適當電連接機制。
圖3顯示如圖1及2所示之面朝橋114的處理器104的下面。如圖3所示，處理器104包含接近其周圍的連接，例如有微焊錫墊或凸塊302、304，用以連接至橋114，並可以選用地包含接近墊，例如墊305、307，用以形成一或更多電容耦合接近連接橋114。處理器104也可以包含經由一或更多孔徑或導橋114中之導通與其他裝置通訊的連接，例如焊錫凸塊312、314，其可以是C-4凸塊，大致對應於圖1所示之焊錫凸塊(例如焊錫凸塊124)。微焊錫連接(例如302，304)的例示間距可以為15微米或任意其他值。在處理器104中心的焊錫凸塊(例如312，314)的例示間距可以50微米或任意其他適當值。
圖4顯示由下側方向141之橋114的下側414圖，其中處理器104被安裝在橋114上。因此，如圖4所示，處理器的下側404可以看穿過在橋中的開口或孔徑416，及包含焊錫凸塊314、312的處理器104之下側的連接，其大致對應於圖1所示之焊錫凸塊(例如焊錫凸塊124)。
圖5顯示橋114的上側514，如同由方向143所示。橋114的上側514包含例如墊561、563的接近墊，以實現在橋114與快取106、108、207、209間之接近連接(例如110、112)。上側514也包含微焊錫凸塊526或其他適當元件，以匹配或符合處理器104的微焊錫凸塊，例如凸塊126、128、302、304。橋114可以(選用)包含接近墊，例如接近墊305、307，以對應在處理器104上之接近墊(例如墊305、307)，並與處理器104形成一或更多電容耦合接近連接。
圖5也顯示用以維持橋114的接近墊與快取記憶體106、108(207、209)間之接近墊的適當間隙，例如球550、551，其分別配合入凹槽552、553。在例示實施例中，球及蝕刻凹槽可以在晶圓階段共同製程，以將四個快取晶片對準至高帽橋。藉由維持電容接近耦合的相對墊間之間隙，同時允許橫向動作或動作正交於間隙，球及凹槽對準機制可以協助防止熱破壞該封裝。例如，球反及凹槽對準將需要維持在橋114與快取108、106間之垂直間隙如圖1所示，這將允許它們彼此相對水平移動，例如，橋114吸收來自處理器104的熱量及側向膨脹至在快取108、106下的中介層116、120。凹槽可以例如圖5所示之正方形或矩形，或可以為任意形狀與側向大小，以允許一想要程度的動作。例如，當一或兩凹槽具有側向尺寸大到足以允許球為兩凹槽所包夾以移動於一或兩凹槽中，該兩相對凹槽將允許承載相對凹槽的兩元件之相對側向移動。在一例示實施例中，矩形凹槽係被設置用於如圖5所示之凹槽553、552，及快取記憶體相對面中之匹配矩形凹槽係被朝向使得其長軸正交於橋凹槽的長軸，以允許快取相對於二維中之橋的移動。例如，在此實施例中，此匹配橋凹槽552之快取凹槽將具有一長軸，其朝向與橋凹槽553的長軸相同的方向。因此，球及凹槽機制將在第三維中保持間隙，但允許在另兩維中之移動。
雖然此側向移動可以失準於接近連接的相對側上的接近墊，但此失準可以使用邏輯對準技術或機制減緩或克服，如同於美國公開2005/00514139A1；2004/0018654A1；2006/0252162A1；及2006/0095639A1案中，這些係被併入作為參考。通常，所示於此圖中之晶片系統的熱變化率係遠小於接近連接傳送的資料率，因此，可以有效地補償，例如導孔墊大小及/或墊邏輯或其他技術。因此，在例示實施例中，晶片的熱移動不會劣化或顯著影響接近連接的熱傳遞。
圖6顯示依據不同實施例之例示橋614，其中橋614係與橋橋114相同，除了具有單一孔徑416外，其露出處理器104的下側接觸，橋614包含例如導孔616、618的導孔，以由處理器104傳送信號給另一裝置。圖7顯示具有橋614的實施之側視圖，其中處理器104的焊錫凸塊(例如焊錫凸塊724)接觸及電連接至一側上的導孔，及在導孔另一側上的焊錫凸塊(例如124)連接導孔另一側至中介層718，其隨後連接至基材102。
於此所述之高帽橋的例示實施例也免除在陶瓷、有機、或PCB(印刷電路板)基材中的第二層封裝的起伏。高帽橋可以例如在晶圓級或在晶粒級切薄，以提供變化補償或減免在第一層封裝中之拓樸變化。換句話說，由於高帽橋的翼部柔度，在第一層之拓樸變化可以減緩在幾千之一吋內，翼部係例如橋的延伸超出處理器連接的外部份。例如，橋可以被切薄成由700-800微米的厚度向下至200-300微米或更低，或低於150微米，或更低於100微米，或低於50微米。因此，橋變成符合可補償起伏，同時，提供正確接近連接間隙(例如經由球及蝕刻凹槽機制)，允許例如20-30微米的柔度，或者，多少取決於例如該橋的厚度、橋的特定材料組成物、提供柔度的橋的側向距離(例如附接處理器至橋及橋的最近球凹槽的一或更多焊錫連接間的距離)等等的因素。橋厚度、材料及間距可以變化選擇，以提供對一特定應用的想要程度的柔度。例如，橋可以由矽、或任意其他適當材料或組成物作成。各種元件可以固定及/或壓合在一起，以提供必要力量以彎曲該橋並提供柔度，及適當之接近連接間隙。在一例示實施例中，橋可以具有非均勻厚度。例如，接近橋凹槽的厚度可以延伸於凹槽的背側或橋的相對側上，由凹槽以提供足夠強度的凹槽區域。
在一例示實施例中，橋晶片可以由與處理機(其可以使用矽作成)不同等級材料作成。例如，橋可以包含或包括矽鍺或III-V族化合物半導體，例如砷化鎵或磷化銦，或其適當組合。在一例示實施例中，橋可以由有機電子或塑膠電子作成。另外，橋可以被形成為單一晶片，或在(柔性)印刷電路板上的晶片、或陶瓷基材上的晶片等等。
在部份實施例中，於橋與一或更多快取記憶體或其他元件間，及/或橋與一或更多處理器間之接近連接的實體間隙可以為於此所述之球及插座機制所維持，或者為其他機制所維持。
在例示實施例中，橋係例如藉由焊錫連接被導電連接至一或更多快取記憶體，並經由接近連接法通訊(例如交換資料或資訊)。
在例示實施例中，所有於橋與處理器間及橋與快取記憶體間之通訊信號係經由接近連接加以傳遞。在此與其他實施例中，橋可以直接(或間接經由一中介支撐件)為該基材所支撐。在此實施例中，橋可以選用地包含一或更多導電電源連接至處理器及/或一或更多快取記憶體。
在例示實施例中，橋係被配置或架構以不同方式，連接至一處理器(或多數處理器)及不同快取記憶體。例如，橋可以經由一或更多接近連接與一第一快取記憶體通訊，並可以經由一或更多導電連接與第二快取記憶體相通訊。橋可以經由接近連接及/或經由導電連接與處理器通訊。例如，圖8顯示橋814，其具有導電連接(例如微焊錫凸塊826)與一第一快取記憶體808及接近連接810與處理器804。圖8也顯示接近連接112與第二快取106及導電連接(例如微焊錫128)與處理器804。
因此，在橋與該一或更多快取記憶體或其他裝置間之資料通訊可以經由接近連接或導電連接、或兩者加以傳遞；及橋與處理器或多處理器間之資料通訊可以經由接近連接或導電連接或兩者加以傳遞。
在例示實施例中，橋包含獨立製造並然後(例如經由微焊錫及/或其他實體連接或選用導電機制，例如黏劑、互鎖、或干擾形狀、夾子、固定器、或這些與其他機制的組合)被黏著或固定在一起的多個次元件、次橋晶片，以形成包含中央孔徑的橋。任意數量的次橋可以形成一橋，例如兩、三、四或更多個。次橋可以對稱及/或類似大小，並可以是不同大小、可以非對稱、及不同次橋可以具有不同形狀及/或大小。在一例示實施例中，橋係由同心次橋所形成，例如造成一中央孔徑之環或其他形狀。在一例示實施例中，在橋的次橋間及/或鄰近橋之次橋間之資料通訊連接可以經由接近連接、或導電連接、或兩者加以形成。在一例示實施例中，在橋的次橋與鄰近橋的次橋間之電源連接係經由導電連接加以形成。在一例示實施例中，由多次橋作成之橋包含一或更多框或結構，其彼此支撐或定位兩或更多次橋。
雖然在圖中未示出，但例如TIM(熱界面材料)及熱槽可以設在快取及處理與基材102的相對側上，使得快取或其他記憶體裝置、處理器及橋係被包夾在例如基材102與TIM及/或散熱器之第一層間。
多晶片單元的處理器、橋及一或更多快取記憶體可以附著至第一階封裝，以完成已知良好晶粒的免除、完成預測試性、及解決重工問題，如圖1及7所示，其中，中介層附接至可以是工業標準陶瓷、以有機技術形成、或實施PCB(印刷電路板)技術。中介層使得處理器104被獨立地測試。另外，以其他測試基礎建設，處理器及高帽橋可以在被組裝於最終封裝前被測試。同樣地，快取晶片可以在組裝前被預先測試。這可以明顯改良在最終產品部件之動態良率。再者，如果需要重工，快取晶片可以被移除，然後，處理器晶片可以在封裝階被測試，以指明處理器的故障時間。處理器似乎有最高的故障時間率及最低良好晶粒良率。
一橋及處理器封裝可以以兩不同方式加以建構。例如，一“倒裝晶片”製程可以用以作出橋的第一形式及形狀，然後，處理器可以例如藉由焊錫及或其他機制，而被黏著、固定或附接至橋。
為了防止熱失配而破壞封裝，在一例示實施例中，中介層可以選用地佈署在處理器與第一階封裝間。中介層可以減緩CTE(熱膨脹係數)失配並降低在晶片間之熱膨脹作用。相反地，雖然中介層係被顯示圖1及7中，但它們可以省去，及對應連接可以間接連接至其他元件。
雖然圖2顯示一實施例，其中橋具有正方形周圍並連接至四個快取，每個在周圍的一側上，在其他實施例中，橋可以具有不同周圍參考形狀，例如六角或其他多角形(規則或不規則)、任意形狀或佈局，例如直線的區段、及/或曲線、連續或非連續的組合。也可以相對於橋的形狀或外形，對稱或非對稱地連接在四個快取為少或為多的快取至橋。例如，高帽橋可以製造以延伸超出處理器上的兩側，以累積連接至橋的兩側上的兩快取記憶體。兩側可以為相對側或鄰近側。
雖然圖1、2及7顯示實施例，其中處理器及快取記憶體連接至橋的相同面上，在其他實施例中，它們可以連接至橋的不同或相對面，及不同快取記憶體可以連接至橋的不同面。例如，在一側上，一快取記憶體可以經由接近連接連接至橋的上面，及在橋的另一側上，另一快取記憶體可以連接至橋的下面。球凹槽可以設在橋的相對或不同面上。因此，於此所述及所示於圖中之各種元件的順序可以加以變化與組合。
注意的是，各種圖中所示之接近墊、焊錫凸塊及其他連接或元件的大小並不必然依比例或相對比例加以顯示，為了顯示及了解起見係被大致加以表示。
所提之例子不應被解釋為縮減本發明之實施例，而只是作為較佳了解之用。因此，其他機制也可以使用，而不脫離本發明之範圍。
上述說明書、例子及資料提供製造及使用本發明組成的完整說明。因為本發明之很多實施例可以在不脫離本發明之精神及範圍下完成，所以本案之發明係在隨附之申請專利範圍內。
102．．．基材
104．．．處理器
106．．．快取晶片
108．．．快取晶片
110．．．接近連接
112．．．接近連接
114．．．橋
116．．．中介層
118．．．中介層
120．．．中介層
122．．．焊錫凸塊
124．．．焊錫凸塊
126．．．微焊錫凸塊
128．．．微焊錫凸塊
130．．．焊錫凸塊
141．．．下側方向
143．．．上側
207．．．快取
209．．．快取
302．．．微焊錫墊
304．．．微焊錫墊
305．．．墊
307．．．墊
312．．．焊錫凸塊
314．．．焊錫凸塊
404．．．處理器下側
414．．．橋下側
416．．．橋孔徑
514．．．上側
526．．．微焊錫凸塊
528．．．微焊錫
550．．．球
551．．．球
552．．．凹槽
553．．．凹槽
561．．．接近墊
563．．．接近墊
614．．．橋
616．．．導孔
618．．．導孔
718．．．中介層
724．．．焊錫凸塊
814．．．橋
804．．．處理器
808．．．快取記憶體
810．．．接近連接
826．．．焊錫凸塊
圖1為依據本發明例示實施例之系統；
圖2顯示在圖1之系統的元件之俯視圖；
圖3為處理器的下側或仰視圖；
圖4為依據例示實施例之連接或安裝在橋上的處理器的下側或仰視圖；
圖5顯示依據例示實施例之第一橋的上側或俯視圖；
圖6顯示依據例示實施例之第二橋的上側或俯視圖；
圖7顯示加入有在圖6之第二橋的例示系統；及
圖8顯示具有接近連接在處理器及橋間之系統例及橋及電導電連接在橋及快取記憶體間。
102．．．基材
106．．．快取晶片
112．．．接近連接
116．．．中介層
118．．．中介層
120．．．中介層
122．．．焊錫凸塊
124．．．焊錫凸塊
128．．．微焊錫凸塊
130．．．焊錫凸塊
143．．．上側
814．．．橋
804．．．處理器
808．．．快取記憶體
810．．．接近連接
826．．．焊錫凸塊

Claims (20)

  1. 一種用於致能處理器與快取記憶體間之信號的接近通訊系統，包含：一處理器；至少一快取記憶體；一橋，其包圍該處理器的周圍，使得信號通訊於該至少一快取記憶體與該處理器之間，並界定穿過該橋且相對於該處理器的一孔徑；一電源連接，通過該孔徑至該處理器；至少一接近連接，在該橋與該至少一快取記憶體或該處理器之至少之一之間，其中該至少一接近連接被安排為承載該信號通訊。
  2. 如申請專利範圍第1項所述之系統，包含至少一接近連接，安排以承載信號通訊於該處理器與該橋之間。
  3. 如申請專利範圍第1項所述之系統，其中該至少一快取記憶體係經由：在該至少一快取記憶體的一表面中的多數凹槽，在該橋的相對面中的多數對應凹槽，及用於各個匹配對的對應快取記憶體及橋凹槽之球，相對於該橋作定位，其中該球係定位在形成該匹配對的該快取記憶體凹槽及該對應橋凹槽間。
  4. 如申請專利範圍第3項所述之系統，其中該至少一接近連接包含在該快取記憶體上的至少一墊及在該橋上的至少一墊，及其中該等球及匹配對的凹槽侷限了在該快取記憶體上的該至少一墊與在該橋上的該至少一墊間的最小 距離。
  5. 如申請專利範圍第3項所述之系統，其中該等凹槽為矩形，及該等快取記憶體凹槽的長軸與該等對應橋凹槽的長軸正交。
  6. 如申請專利範圍第1項所述之系統，其中該橋的柔度減緩在該系統中的拓樸變化。
  7. 如申請專利範圍第1項所述之系統，包含第二層封裝裝置及經由在該處理器與該第二層封裝裝置間之該孔徑之資料連接。
  8. 如申請專利範圍第1項所述之系統，其中該橋包含多孔徑，穿過該橋並相對於該處理器，各個該孔徑形成一導孔，其連接該處理器並被安排以傳遞電源或資料信號。
  9. 如申請專利範圍第1項所述之系統，其中該橋具有少於150微米的厚度。
  10. 如申請專利範圍第1項所述之系統，其中該橋具有範圍由20至30微米間的柔度。
  11. 如申請專利範圍第1項所述之系統，其中該處理器為一微處理器。
  12. 如申請專利範圍第1項所述之系統，包含至少一導電連接在該橋與該處理器或該至少一快取記憶體之至少之一間，其中該導電連接包含附著至該橋的導電材料。
  13. 如申請專利範圍第12項所述之系統，其中該至少一導電連接將該橋連接至該處理器。
  14. 如申請專利範圍第12項所述之系統，其中該至少 一導電連接將該橋連接至該至少一快取記憶體。
  15. 如申請專利範圍第1項所述之系統，其中該橋包含多數次橋，其係被分開製造然後結合在一起以形成該橋。
  16. 一種用於致能處理器與快取記憶體間之信號的接近通訊系統，包含：一處理器；至少一快取記憶體；及用以在該處理器與該至少一快取記憶體間經由至少一接近連接傳送資料的晶片，其中該用以傳送的晶片包圍該處理器的周圍。
  17. 如申請專利範圍第16項所述之系統，包含至少一接近連接，安排以在該處理器與該傳送資料的晶片間承載該信號通訊。
  18. 如申請專利範圍第16項所述之系統，其中該至少一快取記憶體係相對於該傳送資料的晶片作定位，該資料傳送經由：在該至少一快取記憶體的表面中之多數凹槽，在該傳送資料的晶片的相對面中的多數對應凹槽，及用於在各個匹配對的對應快取記憶體與在該傳送資料的晶片中的凹槽的一球，其中該球係位於形成該匹配對的該快取記憶體凹槽與傳送資料的該晶片中的對應凹槽之間。
  19. 如申請專利範圍第16項所述之系統，其中該傳送資料的晶片具有少於150微米的厚度及範圍由20至30微 米間之柔度。
  20. 如申請專利範圍第1項所述之系統，包含至少一導電連接於該傳送資料的晶片與該處理器或該至少一快取記憶體之至少之一間，其中該導電連接包含附著至該傳送資料之晶片的導電材料。
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