TWI462255B - 封裝結構、基板結構及其製法 - Google Patents

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Description

封裝結構、基板結構及其製法
本發明係有關於一種封裝結構、基板結構及其製法，尤指一種四方平面無引腳之封裝結構、基板結構及其製法。
四方平面無引腳(Quad Flat No Lead，簡稱QFN)半導體封裝件為一種使晶片座和接腳底面外露於封裝層底部表面的封裝單元，一般係採用表面黏著技術(surface mount technology，簡稱SMT)將四方平面無引腳半導體封裝件接置於印刷電路板上，藉此以形成一具有特定功能之電路模組。
請參閱第1圖，係習知之四方平面無引腳(QFN)封裝結構之剖視圖。如圖所示，傳統之QFN封裝製程係將半導體晶片11設置於導線架12上，並藉由打線(wire-bonding)製程以電性連接，並包覆封裝膠體13，以保護該半導體晶片11不受到外在環境干擾。
然而，前述封裝結構在經過切單(singulation)製程後，其刀具的切割會造成封裝結構的引腳14有毛邊，當兩該引腳14間距越小時，過大的毛邊會接觸到鄰近的引腳14而造成短路；此外，在模壓(molding)過程中，封裝膠體13容易外溢而污染引腳14的下表面，使得後續還要額外增加清除引腳14殘膠的製程。
鑑於前述習知技術的缺失，遂發展出新一代的QFN封裝結構(例如：日本專利第11-251505、09-312355、2001-024135與2005-317998號)，如第2圖所示，但此種封裝結構在藉由銲錫以連接至印刷電路板(PCB)後，若需要進行重工(rework)，而將封裝結構自印刷電路板取下後，往往會造成引腳的共平面性不佳或引腳上的鍍層脫落，進而使得整體封裝結構的重工性(reworkability)不佳，且容易有引腳掉落問題。
因此，如何避免上述習知技術中之種種問題，俾解決四方平面無引腳封裝結構的引腳容易產生毛邊與重工性較差的問題，實已成為目前亟欲解決的課題。
有鑒於上述習知技術之缺失，本發明提供一種基板結構，係包括：承載件，其一表面具有複數凹部；第一絕緣保護層，係形成於該承載件具有該凹部之表面上，且形成有複數對應外露各該凹部的第一絕緣保護層開孔；銲料，係形成於各該凹部中；圖案化金屬層，係形成於該第一絕緣保護層與銲料上，且連接該銲料，該圖案化金屬層並具有複數電性連接墊；以及第二絕緣保護層，係形成於該圖案化金屬層與第一絕緣保護層上，且具有複數對應外露各該電性連接墊的第二絕緣保護層開孔。
本發明復提供一種封裝結構，係包括：一基板，其包含：第一絕緣保護層，係具有相對之第一表面與第二表面、及貫穿該第一表面與第二表面的複數第一絕緣保護層開孔；銲料，係形成於各該第一絕緣保護層開孔中，且突出於該第一表面；圖案化金屬層，係形成於該第一絕緣保護層之第二表面與銲料上並連接該銲料，且具有複數電性連接墊；以及第二絕緣保護層，係形成於該圖案化金屬層與第一絕緣保護層之第二表面上，且具有複數對應外露各該電性連接墊的第二絕緣保護層開孔；半導體晶片，係設置於該基板上，且電性連接至該圖案化金屬層；以及封裝膠體，係形成於該第二絕緣保護層上，且包覆該半導體晶片與電性連接墊。
本發明復提供一種基板結構之製法，係包括：於一承載件之一表面上形成第一絕緣保護層，該第一絕緣保護層具有複數外露該承載件之部分表面的第一絕緣保護層開孔，其中，該承載件對應該第一絕緣保護層開孔具有複數凹部；於各該凹部中填入銲料；於該第一絕緣保護層與銲料上形成圖案化金屬層，該圖案化金屬層係具有複數電性連接墊；以及於該圖案化金屬層與第一絕緣保護層上形成第二絕緣保護層，該第二絕緣保護層具有複數對應外露各該電性連接墊的第二絕緣保護層開孔。
本發明復提供一種封裝結構之製法，係包括：提供一基板結構，其包含：承載件，其一表面具有複數凹部；第一絕緣保護層，係形成於該承載件具有該凹部之表面上，且形成有複數對應外露各該凹部的第一絕緣保護層開孔；銲料，係填入各該凹部中；圖案化金屬層，係形成於該第一絕緣保護層與銲料上，且連接該銲料，該圖案化金屬層並具有複數電性連接墊；以及第二絕緣保護層，係形成於該圖案化金屬層與第一絕緣保護層上，且具有複數對應外露各該電性連接墊的第二絕緣保護層開孔；於該基板結構上設置一半導體晶片，且該半導體晶片電性連接至該圖案化金屬層；形成一封裝膠體於該第二絕緣保護層上，以包覆該半導體晶片與電性連接墊；以及移除該承載件，以外露該第一絕緣保護層及各該銲料。
由上可知，因為本發明係於製程中在引腳上穩固地形成銲料(銲球)，並使該銲料於最後步驟才外露，所以該銲料的共平面性與結合性較好，且殘留的應力較低，進而具有較佳的重工性；此外，本發明之製程較為簡單，且在引腳處不會產生毛邊，故有利於整體成本的下降與良率的上升。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」及「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
請參閱第3A至3M圖，係本發明之基板結構、封裝結構及其製法的剖視圖。
首先，如第3A圖所示，提供一承載件30，於該承載件30之一表面上覆蓋地形成第一絕緣保護層31，該承載件30之材質可為導電性材質，如鋁、銅或其他可導電之金屬，且該第一絕緣保護層31可為防銲層(如綠漆)或該第一絕緣保護層31之材質可為絕緣性材質，該絕緣性材質可為感光性材料。
接著，如第3B圖所示，移除部份該第一絕緣保護層31，以使於該第一絕緣保護層31中形成複數外露該承載件30之部分表面的第一絕緣保護層開孔310，使該第一絕緣保護層開孔310可以依照產品欲焊接至電路板時之線路佈局而設計。於本實施例中，係利用正型光阻，並經過曝光顯影製程後，將部份該第一絕緣保護層31移除，以形成該第一絕緣保護層開孔310。於其他實施例中，也可利用負型光阻來達成上述結果。
如第3C圖所示，移除各該第一絕緣保護層開孔310中的部分該承載件30，以形成複數凹部300，其中，移除該承載件30之方式可為蝕刻或電腦數值控制(CNC)加工。
如第3D圖所示，於各該凹部300中填入銲料32，其中，填入該銲料32之方式係為電鍍或印刷，且填入該銲料32之後可再進行回銲步驟，以去除該銲料32中的孔隙(void)。
如第3E圖所示，於該第一絕緣保護層31與銲料32上形成導電層33，其中，形成該導電層33之方式係為無電電鍍、濺鍍或電子束蒸鍍。
如第3F圖所示，於該導電層33上形成阻層34，該阻層34具有複數外露部分該導電層33的阻層開孔340。
如第3G圖所示，於各該阻層開孔340中的導電層33上電鍍形成金屬層35，該金屬層35之材質係例如為銅。
如第3H至3I圖所示，移除該阻層34及其所覆蓋的導電層33，此時，該金屬層35與導電層33係構成該圖案化金屬層36，該圖案化金屬層36係具有複數電性連接墊361。其中，該圖案化金屬層36為一單層結構，且平坦地設置於該第一絕緣保護層31上。
如第3J圖所示，於該圖案化金屬層36與第一絕緣保護層31上形成第二絕緣保護層37，該第二絕緣保護層37具有複數對應外露各該電性連接墊361的第二絕緣保護層開孔370。其中，部份該第一絕緣保護層31係直接與部份該第二絕緣保護層37接觸。
如第3K圖所示，於各該電性連接墊361上形成表面處理層38，該表面處理層38之材質為鎳/金。至此即構成本發明之基板結構。
如第3L圖所示，於該第二絕緣保護層37上設置半導體晶片40，並藉由複數銲線41電性連接該半導體晶片40與電性連接墊361，且於該第二絕緣保護層37上形成封裝膠體42，該封裝膠體42包覆該半導體晶片40、銲線41與電性連接墊361。
如第3M圖所示，移除該承載件30，以外露各該銲料32；舉例來說，此處可使用鹼性蝕刻液進行蝕刻，以在蝕刻該承載件30的同時，不蝕刻該銲料32；此時復可包括進行回銲(reflow)製程。至此即構成本發明之封裝結構。
本發明復提供一種基板結構，係包括：承載件30，其一表面具有複數凹部300；第一絕緣保護層31，係形成於該承載件30具有該凹部300之表面上，且形成有複數對應外露各該凹部300的第一絕緣保護層開孔310；銲料32，係形成於各該凹部300中；圖案化金屬層36，係形成於該第一絕緣保護層31與銲料32上，且具有複數電性連接墊361；以及第二絕緣保護層37，係形成於該圖案化金屬層36與第一絕緣保護層31上，且具有複數對應外露各該電性連接墊361的第二絕緣保護層開孔370。
本發明又提供一種封裝結構，係包括：第一絕緣保護層31，係具有相對之第一表面31a與第二表面31b、及貫穿該第一表面31a與第二表面31b的複數第一絕緣保護層開孔310；銲料32，係形成於各該第一絕緣保護層開孔310中，且突出於該第一表面31a；圖案化金屬層36，係形成於該第一絕緣保護層31之第二表面31b與銲料32上，且具有複數電性連接墊361；第二絕緣保護層37，係形成於該圖案化金屬層36與第一絕緣保護層31之第二表面31b上，且具有複數對應外露各該電性連接墊361的第二絕緣保護層開孔370；半導體晶片40，係設置於該第二絕緣保護層37上；複數銲線41，係電性連接該半導體晶片40與電性連接墊361；以及封裝膠體42，係形成於該第二絕緣保護層37上，且包覆該半導體晶片40、銲線41與電性連接墊361。
於前述之基板結構與封裝結構中，復包括表面處理層38，係形成於各該電性連接墊361上。
於本發明之基板結構與封裝結構中，該表面處理層38之材質為鎳/金。
所述之基板結構與封裝結構中，該銲料32係齊平於該第一絕緣保護層31之表面。
要注意的是，於相同實施概念下，本發明也可應用於覆晶(flip chip)之封裝結構中。
綜上所述，相較於習知技術，由於本發明係於製程中在引腳上穩固地形成銲料，並使該銲料於最後步驟才外露，因此，該銲料的共平面性與結合性較好，且殘留的應力較低，進而具有較佳的重工性；此外，本發明之製程較為簡單，且在引腳處不會產生毛邊，故有利於整體成本的下降與良率的上升。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
11,40．．．半導體晶片
12．．．導線架
13,42．．．封裝膠體
14．．．引腳
30．．．承載件
300．．．凹部
31．．．第一絕緣保護層
31a．．．第一表面
31b．．．第二表面
310．．．第一絕緣保護層開孔
32．．．銲料
33．．．導電層
34．．．阻層
340．．．阻層開孔
35．．．金屬層
36．．．圖案化金屬層
361．．．電性連接墊
37．．．第二絕緣保護層
370．．．第二絕緣保護層開孔
38．．．表面處理層
41．．．銲線
第1圖係習知之四方平面無引腳封裝結構之剖視圖；
第2圖係另一種習知之四方平面無引腳封裝結構之剖視圖；以及
第3A至3M圖係本發明之基板結構、封裝結構及其製法的剖視圖。
30．．．承載件
300．．．凹部
31．．．第一絕緣保護層
310．．．第一絕緣保護層開孔
32．．．銲料
33．．．導電層
35．．．金屬層
36．．．圖案化金屬層
361．．．電性連接墊
37．．．第二絕緣保護層
370．．．第二絕緣保護層開孔

Claims (11)

  1. 一種基板結構，係包括：承載件，其一表面具有複數凹部；第一絕緣保護層，係形成於該承載件具有該凹部之表面上，且形成有複數對應外露各該凹部的第一絕緣保護層開孔；銲料，係形成於各該凹部中；圖案化金屬層，係形成於該第一絕緣保護層與銲料上，且連接該銲料，該圖案化金屬層並具有複數電性連接墊；以及第二絕緣保護層，係形成於該圖案化金屬層與第一絕緣保護層上，且具有複數對應外露各該電性連接墊的第二絕緣保護層開孔。
  2. 一種封裝結構，係包括：一基板，其包含：第一絕緣保護層，係具有相對之第一表面與第二表面、及貫穿該第一表面與第二表面的複數第一絕緣保護層開孔；銲料，係形成於各該第一絕緣保護層開孔中，且突出於該第一表面；圖案化金屬層，係形成於該第一絕緣保護層之第二表面與銲料上並連接該銲料，且具有複數電性連接墊；以及第二絕緣保護層，係形成於該圖案化金屬層與第一絕緣保護層之第二表面上，且具有複數對應外露各該電性連接墊的第二絕緣保護層開孔；半導體晶片，係設置於該基板上，且電性連接至該圖案化金屬層；以及封裝膠體，係形成於該第二絕緣保護層上，且包覆該半導體晶片與電性連接墊。
  3. 如申請專利範圍第1或2項所述之結構，復包括表面處理層，係形成於各該電性連接墊上。
  4. 如申請專利範圍第3項所述之結構，其中，該表面處理層之材質為鎳/金。
  5. 一種基板結構之製法，係包括：於一承載件之一表面上形成第一絕緣保護層，該第一絕緣保護層具有複數外露該承載件之部分表面的第一絕緣保護層開孔，其中，該承載件對應各該第一絕緣保護層開孔處具有凹部；於各該凹部中填入銲料；於該第一絕緣保護層與銲料上形成圖案化金屬層，該圖案化金屬層係具有複數電性連接墊；以及於該圖案化金屬層與第一絕緣保護層上形成第二絕緣保護層，該第二絕緣保護層具有複數對應外露各該電性連接墊的第二絕緣保護層開孔。
  6. 一種封裝結構之製法，係包括：提供一基板結構，其包含：承載件，其一表面具有複數凹部；第一絕緣保護層，係形成於該承載件具有該凹部之表面上，且形成有複數對應外露各該凹部的第一絕緣保護層開孔；銲料，係填入各該凹部中；圖案化金屬層，係形成於該第一絕緣保護層與銲料上，且連接該銲料，該圖案化金屬層並具有複數電性連接墊；以及第二絕緣保護層，係形成於該圖案化金屬層與第一絕緣保護層上，且具有複數對應外露各該電性連接墊的第二絕緣保護層開孔；於該基板結構上設置一半導體晶片，且該半導體晶片電性連接至該圖案化金屬層；形成一封裝膠體於該第二絕緣保護層上，以包覆該半導體晶片與電性連接墊；以及移除該承載件，以外露該第一絕緣保護層及各該銲料。
  7. 如申請專利範圍第5或6項所述之結構之製法，其中，形成該圖案化金屬層之步驟係包括：於該第一絕緣保護層與銲料上形成導電層；於該導電層上形成阻層，該阻層具有複數外露部分該導電層的阻層開孔；於各該阻層開孔中的導電層上形成金屬層；以及移除該阻層及其所覆蓋的導電層，該金屬層與導電層係構成該圖案化金屬層。
  8. 如申請專利範圍第5或6項所述之結構之製法，復包括於各該電性連接墊上形成表面處理層。
  9. 如申請專利範圍第8項所述之結構之製法，其中，該表面處理層之材質為鎳/金。
  10. 如申請專利範圍第5或6項所述之結構之製法，其中，填入該銲料之方式係為電鍍或印刷。
  11. 如申請專利範圍第7項所述之結構之製法，其中，形成該導電層之方式係為無電電鍍、濺鍍或電子束蒸鍍。
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