TWI454047B

TWI454047B - 用於改善限制放大器對於低轉換率輸入訊號之相雜訊的方法及系統

Info

Publication number: TWI454047B
Application number: TW099137820A
Authority: TW
Inventors: Leslie Catheerine Muscha
Original assignee: Linear Techn Inc
Priority date: 2009-11-16
Filing date: 2010-11-03
Publication date: 2014-09-21
Also published as: TW201138298A; EP2323256B1; US20110121900A1; EP2323256A1; US8319551B2

Description

用於改善限制放大器對於低轉換率輸入訊號之相雜訊的方法及系統

本申請案請求西元2009年11月16日提出申請的美國臨時發明申請案編號60/261481的優先權，並將此臨時申請案的所有內容併入於本案中。

本案之教導係關於提供類比電路之方法及系統。更特地言之，本案之教導係關於提供限制放大器之方法及系統以及包含該方法及系統的多個系統。

近代的高效能通訊系統愈來愈依賴精確時脈以進行資料轉換。用於驅動類比至數位轉換器(ADC)的時脈可對類比輸入訊號進行取樣，若取樣時序有瑕疵則將導致輸出資料也有瑕疵。這種瑕疵的特點為ADC訊雜比(SNR)降級，且已知由於時脈瑕疵所造成的SNR降級係與時脈抖動(jitter)及類比輸入頻率二者成正比。一般皆知，很難對這種SNR降級與由量化雜訊或其它出現在類比輸入訊號上的訊雜所導致的SNR降級二者進行區別。

隨著數位處理能力不斷改進，在訊號串中儘早對訊號進行數位化已成為普遍的作法，因此持續以較高頻率來進行數位化。例如，直接中頻(direct-IF)及甚至直接射頻(direct-RF)接收器二者已成為普遍使用的接收器。在這些應用中，一ADC實際上係進行低取樣。採用低取樣的好處係：只要取樣係在有興趣的頻寬的Nyquist頻率處或高於該頻率處進行，則可恢復經調變的訊號。因此，一類比輸入訊號實際上可以一大大低於其載波頻率的頻率來進行取樣，且該經取樣資料仍保有有興趣的調變內容。

然而，低取樣必須嚴格要求用於進行取樣的時脈。如前所述，由於抖動所造成的SNR降級取決於時脈抖動及類比輸入頻率二者。在一低取樣ADC中，時脈仍將對類比載波輸入之具有高轉換率的一訊號進行取樣。如此，當類比輸入頻率增加時，時脈抖動常會大大限制SNR效能。

時脈抖動及相雜訊二者皆為時脈變化的計量，相雜訊係定義成一訊號之相變化的能量頻譜密度。因此，其為頻域量值。在一指定的偏移頻寬範圍上對相雜訊進行積分，以將其轉換成一時域量值(取樣抖動(aperture jitter))，這一量值被視為係一時脈零交越相對於一理想時脈零交越的變化。儘管存在其它抖動衡量標準可用以反映一時脈之週期變化及相鄰週期的變化，然而最能描述時脈變化的計量係相雜訊，因為不會有任何偏移頻率專屬資訊遺失。

在設計低相雜訊時脈系統時，會遇到頻率混疊問題。在諸如ADC的資料取樣系統中，超過取樣頻率的頻率內容將會發生時脈頻譜的混疊。於西元1990年七月發佈的主題為超音波、強介電及頻率控制的IEEE會刊第4期第37卷第310-311頁中，W. Egan在其論文「在分頻器中模型化相雜訊」中討論了發生在用於頻率合成應用的分頻器的類似問題。在兩種狀況下，由於雜訊折疊至基頻中，時脈路徑中的大頻寬會導致降級的相雜訊。因此，在美國專利編號US7,345,528(發明名稱為「用於改善低抖動時脈前級放大器的方法及裝置」(“Method and Apparatus for Improved Clock Preamplifier with Low Jitter”))第2-3欄中提到，欲設計高效能通訊系統的普遍實現方式為：在一低雜訊正弦波訊號之後配置一帶通濾波器。此一帶通濾波器之目的係用以降低頻帶雜訊之出現，藉此最小化由頻譜折疊所造成的整個相雜訊的降級。

在多數情況下，此一帶通濾波器的輸出端會接著一限制放大器，以「放大(square up)」訊號，然後該訊號便能用來取樣資料(在ADC應用中)或作為一分頻器之時脈用(在頻率合成應用中)。進行時脈的「放大」以用於最小化取樣器或分頻器雜訊會不利地影響輸出訊號雜訊的區域。於西元2002年九月發佈的第9屆電子、電路及系統國際會議第2卷第425-428頁中，C. Xu等人在「時脈緩衝器相雜訊之分析(Analysis of Clock Buffer Phase Noise)」中提到：可藉由確保快速且對稱上升及下降的輸出訊號，來改善一時脈放大器的輸出相雜訊縮放因子。同樣可觀察到的類似情形為：會轉換成時序抖動的電壓雜訊係與轉換率的倒數成正比。因此，會非常希望能夠具有一高轉換率時脈。

常會假設一放大器級的輸出轉換率係由寄生電容的充電來決定。然而此假設在一限制放大器係由一高轉換率訊號驅動的情況下成立，但在限制放大器係由一慢速正弦波或其它低轉換率輸入所驅動的情況不成立。因此，當一限制放大器具有一低轉換率輸入時，要讓該限制放大器達到低相雜訊會係一大挑戰，尤其係因為限制放大器通常係設計成在一寬範圍的輸入轉換率中進行操作。

一典型的限制放大器包括一串列的串級增益級120、130、……、140、150，其接收一輸入訊號110並產生一輸出訊號160，如第1圖(習知技藝)所示，不僅限制了訊號大小亦提高輸出轉換率。一常見的習知限制放大器之增益級係配置如第2圖所示之電路200(習知技藝)。在此電路200中，具有一差動對Q0 215及Q1 225，及其各別對應的射極隨耦器240及235。在此一實現方式中，選擇具有優良的1/f雜訊特性的雙極裝置。然而，亦可使用大型MOSFET裝置。當供應至差動對電路之基極輸入端(節點205 IN+及210 IN-)的差動訊號具有高轉換率時，輸出轉換率係由諸如在差動對電路之輸出處(節點225 DP+及215 DP-)的ITAIL充電寄生電容之類的寄生電容的充電所限制。

在此配置中，在重要節點處(例如，節點225 DP+及215 DP-)的寄生電容值的增加，將使輸出轉換率降級。然而在具有一低轉換率輸入訊號的情況下，寄生電容值較不會影響輸出轉換率，而主要由放大器增益與輸入轉換率二者相乘來決定。

觀察到一重要原則：相較於可改善或維持輸出轉換率的電路頻寬，任何更高的電路頻寬將由於雜訊折疊的影響提升而使輸出相雜訊降級，已如前述。鑑於此一觀察，當提供一低轉換率輸入而降低了由於過高頻寬所造成的相雜訊的降級時，會希望能限制頻寬。這可藉由將一濾波器加入至一限制放大器級中來達成，如此可降低寬頻雜訊且可改善輸出相雜訊而不會影響輸出轉換率。事實上，一最佳的頻寬降低實際上可能導致輸出轉換率輕微的降低。這是因為，到了某一程度(取決於電路特性及操作條件)時，輸出雜訊降低會比轉換率降低更具影響力且實際會造成良好的相雜訊。

美國專利編號4,591,805描述了一種實現可適性頻寬放大器的方法。第3圖例示一可適性頻寬放大器增益級300範例(習知技藝)。與第2圖所示的類似，電路300包括一對差動雙極電晶體Q0 320及Q1 330。此差動雙極放大器接收差動輸入IN+ 305及IN- 310，並經由其追隨器產生輸出OUT+ 370及OUT- 370。此外，在電路300中，一電容315被引入橫跨於雙極電晶體Q0 320的基極-集極端，而另一電容325被引入橫跨於雙極電晶體Q1 330的基極-集極端。在此結構下，電路300可因米勒相乘性質而獲得產生與增益成比例增加的有效電容的好處。除了能夠使小電容315及325(或C_CB )達到特定頻寬降低外，此習知技藝之電路300亦允許隨著訊號擺動的改變(由於增益與有效輸入電容相依)來達成可適性頻寬控制。

電路300在過濾寬頻雜訊方面的缺點為：除了產生一主要極點外，此配置亦在g_m /C_CB 處產生一零點。由於此零點之緣故，當頻率增加時，增益會變得平坦直到其它極點產生作用為止。因此，操作在與電路300之主要極點相同頻率的單極點濾波器，實際上可更有效地用於過濾寬頻雜訊。另一觀察重點為：連接至電晶體Q0 320及Q1 330之基極的輸入IN+ 305及IN- 310(如第3圖所示)可能受一低阻抗源驅動，特別係在如前所述之限制放大器架構下。在此例中，在Q0 320及Q1 330之基極處的米勒相乘有效電容，相較於在Q0 320及Q1 330之集極處的有效電容，將可能對電路頻寬造成較小的影響，因為集極節點通常將會是具有較高阻抗之節點。因此，需要一種改善方法來有效降低頻寬。

本案之教導係關於用以改善限制放大器對於低轉換率輸入訊號之相雜訊的方法及系統。

在一實例中，一具有經改善的相雜訊的限制放大器電路包括一輸入埠、一輸出埠及一或多串級增益級，該串級增益級具有一第一增益級之輸入連接於該輸入埠，一最終增益級之輸出連接於該輸出埠，且每一增益級之輸出連接至其鄰接增益級之輸入。在此例中，每一增益級i(1<i<n-1)係配置成使其能夠選擇至少一低通濾波器角頻率ω_pi ，藉由大於ω_pi 之頻率的寬頻雜訊降低來降低增益級之相雜訊，其中ω_pi 係選自複數個與增益級有關的值，以藉由在降低增益級之寬頻雜訊與維持增益級具有足夠的輸出轉換率二者間取得平衡，來最佳化限制放大器之相雜訊。

在另一實例中，一具有經改善的相雜訊的限制放大器電路包括一輸入埠、一輸出埠及一或多串級增益級，該串級增益級具有一第一增益級之輸入連接於該輸入埠，一最終增益級之輸出連接於該輸出埠，且每一增益級之輸出連接至其鄰接增益級之輸入。在此例中，每一增益級i(1<i<n-1)係配置成使其能夠選擇至少一低通濾波器角頻率ω_pi ，藉由大於ω_pi 之頻率的寬頻雜訊降低來降低增益級之相雜訊，其中ω_pi 係選自複數個與增益級有關的值，以藉由在降低增益級之寬頻雜訊與維持增益級具有足夠的輸出轉換率二者間取得平衡，來最佳化限制放大器之相雜訊。每一增益級包含：一差動輸入對電路，其具有第一及第二電晶體，此二電晶體之基極係分別連接至差動正、負輸入端，射極係連接至一第一電流源，而集極係經由對應的第一及第二電阻耦接至一第一功率源；一輸出電路具有第三及第四電晶體，此二電晶體之射極係連接至第二及第三電流源，集極係連接至該第一功率源，而基極係分別連接至該第一及第二電晶體之個別集極；一第一電容，其與該第一電阻並聯；一第二電容，其與該第二電阻並聯；及一第一組切換器，當頻寬降低子電路被賦能時用以將該第一及第二電容分別耦接至該第一及第二電阻，否則將該等第一及第二電容與其解耦。

在一不同實例中，一具有經改善的相雜訊的限制放大器電路包括一輸入埠、一輸出埠及一或多串級增益級，該串級增益級具有一第一增益級之輸入連接於該輸入埠，一最終增益級之輸出連接於該輸出埠，且每一增益級之輸出連接至其鄰接增益級之輸入。在此例中，每一增益級i(1<i<n-1)係配置成使其能夠選擇至少一低通濾波器角頻率ω_pi ，藉由大於ω_pi 之頻率的寬頻雜訊降低來降低增益級之相雜訊，其中ω_pi 係選自複數個與增益級有關的值，以藉由在降低增益級之寬頻雜訊與維持增益級具有足夠的輸出轉換率二者間取得平衡，來最佳化限制放大器之相雜訊。每一增益級包含：一差動輸入對電路，其具有第一及第二電晶體，此二電晶體之基極係分別連接至差動正、負輸入端，射極係連接至一第一電流源，而集極係經由對應的第一及第二電阻耦接至一第一功率源；一輸出電路具有第三及第四電晶體，此二電晶體之射極係連接至第二及第三電流源，集極係連接至該第一功率源，而基極係分別連接至該第一及第二電晶體之個別集極；一第一電容，其連接該正輸入端與該第二功率源；一第二電容，其連接該負輸入端與該第二功率源；及一第一組切換器，當頻寬降低子電路被賦能時用以將該第一及第二電容分別耦接至該正輸入端及該負輸入端，否則將該等第一及第二電容與其解耦。

在另一不同實例中，一具有經改善的相雜訊的限制放大器電路包括一輸入埠、一輸出埠及一或多串級增益級，該串級增益級具有一第一增益級之輸入連接於該輸入埠，一最終增益級之輸出連接於該輸出埠，且每一增益級之輸出連接至其鄰接增益級之輸入。在此例中，每一增益級i(1<i<n-1)係配置成使其能夠選擇至少一低通濾波器角頻率ω_pi ，藉由大於ω_pi 之頻率的寬頻雜訊降低來降低增益級之相雜訊，其中ω_pi 係選自複數個與增益級有關的值，以藉由在降低增益級之寬頻雜訊與維持增益級具有足夠的輸出轉換率二者間取得平衡，來最佳化限制放大器之相雜訊。每一增益級包含：一差動輸入對電路，其具有第一及第二電晶體，此二電晶體之基極係分別連接至差動正、負輸入端，射極係連接至一第一電流源，而集極係經由對應的第一及第二電阻耦接至一第一功率源；一輸出電路具有第三及第四電晶體，此二電晶體之射極係連接至第二及第三電流源，集極係連接至該第一功率源，而基極係分別連接至該第一及第二電晶體之個別集極；一第一電容，其連接該第一電晶體之基極與該第二電晶體之集極；一第二電容，其連接該第一電晶體之基極與集極；一第三電容，其連接該第二電晶體之基極與該第一電晶體之集極；一第四電容，其連接該第二電晶體之基極與集極；及一第一組切換器，當頻寬降低子電路被賦能時用以將該等第一、第二、第三及第四電容分別耦接至該第一及第二電晶體之適當的基極與集極接面，否則將該等第一、第二、第三及第四電容與其解耦。

在又另一不同實例中，一將一具有經改善的相雜訊的限制放大器電路併入其中的裝置，該裝置包括：一或多電路，其係配置用以執行對應的一或多功能；至少一限制放大器，其中每一者係耦接至該等電路之至少一者，該至少一限制放大器接收一輸入並產生一輸出。該限制放大器包括一輸入埠、一輸出埠及一或多串級增益級，該串級增益級具有一第一增益級之輸入連接於該輸入埠，一最終增益級之輸出連接於該輸出埠，且每一增益級之輸出連接至其鄰接增益級之輸入。每一增益級i(1<i<n-1)係配置成使其能夠選擇至少一低通濾波器角頻率ω_pi ，藉由大於ω_pi 之頻率的寬頻雜訊降低來降低增益級之相雜訊，其中ω_pi 係選自複數個與增益級有關的值，以藉由在降低增益級之寬頻雜訊與維持增益級具有足夠的輸出轉換率二者間取得平衡，來最佳化限制放大器之相雜訊。

用於一限制放大器之設備及方法具有降低每一不同的增益級的頻寬的能力，以改善該限制放大器在具有低轉換率輸入時之相雜訊表現。此外，本案之教導具有可在限制放大器之每一增益級處選擇雜訊濾波之能力，藉此當已知該限制放大器之輸入具有低轉換率時，可針對該等增益級選擇一特定頻寬以適用於降低寬頻雜訊且因此能降低輸出相雜訊。

第4-6圖圖示依據本案教導之一具體實施例的能夠降低頻寬的一限制放大器的一增益級的實現範例。第4圖圖示一電路400，其為相對於第3圖之電路300且有經改善效能的一電路。電路400包含一對差動雙極電晶體415及420，及其分別對應的追隨器對450、455。差動雙極電晶體接收差動輸入IN+ 405及IN- 410，並經由其追隨器產生輸出OUT+ 470及OUT- 475。差動雙極電晶體對之射極接在一起並連接至一電流源425。追隨器450及455之射極係分別連接至個別的電流源460及465。

電晶體415之集極係經由一電阻435連接至一電壓VCC，且電晶體420之集極係經由一電440連接至電壓VCC。

在此經改善的電路中，引入二濾波器電容430及445以降低頻寬。如圖所示，電容430連接於電壓VCC及電晶體415之集極之間。電容445以並聯方式連接於電壓VCC及電晶體420之集極之間。習知技藝的電路300(如第3圖所示)具有電容，用於降低橫跨於每一差動電晶體之集極與基極兩端之頻寬。在電路400中，這些濾波器電容係配置在電壓VCC及對應電晶體之集極之間。將電容430及445之電容值選定為C_L 。

第5圖圖示另一依據本案教導之不同具體實施例的具有經改善的頻寬降低能力的限制放大器之增益級電路500。如圖所示，電路500係以類似電路400之方式建構，不同的是其兩個頻寬降低濾波器電容525及530於此係分別連接於差動雙極電晶體515、520之基極端與電壓VEE之間。具體而言，電容525係耦接於電晶體515之基極端及VEE之間，而電容530係耦接於電晶體520之基極端及VEE之間。此處之VEE可為接地端。由於濾波器電容被加至差動雙極電晶體之基極處，電容525及530二者之電容值可能必需相當大，以達到與使用電路400時相同的頻寬降低等級。此外，第5圖所示之配置僅過濾輸入雜訊，而電路400可同時過濾輸入雜訊及差動對電路所產生的雜訊。

第6圖圖示依據本案教導之另一具體實施例的具有經改善的頻寬降低能力的限制放大器的另一增益級電路600。在電路600中，各組件(差動雙極電晶體及其追隨器)以類似方式連接，但使用不同的濾波器電容。具體而言，除了電容C2 630耦接至電晶體615之基-集接面處外，加入的另一電容C0 635係自Q0 615之基極連接至Q1 620之集極。對稱地，除了電容C1 645耦接至電晶體620之基-集接面處外，加入的另一電容C3 650係自Q1 620的基極連接至Q0 615之集極。

額外的電容C0 635及C3 650有效地提供一米勒相乘效應，但係提供於一正的增益上。當此額外電容(635或650)之電容值(稱C_CB )被選定為與橫跨於Q0 615及Q1 620之基-集極端節點的電容(630或645)之電容值相同時，所造成的結合的米勒相乘效應會相互抵消，最後在Q0 615及Q1 620之各基極端點及集極端點留下大致為二倍C_CB (2xC_CB )的有效電容值。

第6圖所示的電路600要達到類似於第4圖所示的電路400的效能，需將每一電容之電容值(C_CB )選定為第4圖所用的C_L 值(濾波器電容430或445之電容值)的一半。電路600所達到的頻寬限制效能稍微優於電路400，因為電路600亦提供一有效電容值於Q0 615及Q1 620之基極上。

另外需考慮到，一限制放大器通常需要在一寬範圍的輸入轉換率上進行操作。當提供一高轉換率輸入時，可能需要最小化意圖用在一低轉換率輸入的情況下的頻寬降低效果。在一BiMOS程序中，MOSFET裝置可用以切換進或切換出濾波器電容。然而在此種應用中，所用的MOSFET裝置必需大一點以降低寄生導通電阻。常會需要最小化切換器之數目，以降低必需的使用空間及電路複雜性。在這些考量下，第4圖所示的佈局可能比電路600更適合。

第7圖圖示依本案教導之一具體實施例的一限制放大器之增益級電路700，其具有開啟及關閉濾波器電容之能力。電路700係基於電路400並另外加入切換開關來建構。所加入的額外開關會依據一用於指定該增益級所用之濾波器頻寬的控制訊號(FILTB)，來開啟及關閉濾波器電容。如圖所示，電路700包含了電路400中之所有組件，諸如差動雙極電晶體715及720、其個別的追隨器765及780、電流源725、792及795，以及將電晶體715及720之集極連接至電壓VCC之電阻750及755。雖然具有濾波器電容745及770可耦接個別集極至電壓VCC，但其與電晶體715及720之集極之連接可經由切換器開啟或關閉。

如圖所示，裝置M0 730及M2 740用作電容745之切換器，而裝置M1 760及M3 775用作電容770之切換器。這些裝置(730、740、760及775)係經由一反相器735由一訊號濾波器障礙(FILTB)控制。每當訊號FILTB為高位準時，其會關閉裝置M0 730及M1 760。同時，反相器735之輸出訊號提供一低位準訊號用以開啟M2 740及M3 775二者。這樣一來，可有效地將濾波器電容745及770與電晶體715及720解耦。相反的，每當訊號FILTB為低位準時，其會開啟裝置M0 730及M1 760並關閉M2 740及M3 775，這樣一來，濾波器電容745及770分別與電晶體715及720連接，可因此降低頻寬。

雖然裝置M0 730及M1 760會將一些寄生電容值加入至Q0 715及Q1 720之集極，然而即使在關閉狀態下，此加入的寄生電容值係相當小，僅C_GD 。可針對特定應用需求及電路特性進行權衡，來決定M0 730及M1 760的最佳尺寸。這是因為將這些裝置製作成非常大的尺寸時會最小化導通電阻，而將其製作成非常小的尺寸時會最小化關閉狀態之寄生電容值。需注意到，M2 740及M3 775為可選配的小型裝置，可將其加入使得M0 730及M1 760之源極端點不會浮動而強制為VCC。

如此處所述，電路700能夠基於控制訊號FILTB之狀態來選擇性地降低頻寬。例如，當輸入轉換率低於某一閾值時，可控制FILTB使其具有一低位準狀態，否則控制FILTB使其具有一高位準狀態。依據本案之教導，一限制放大器之每一增益級可併入這種可選擇的雜訊濾波能力，使得當該限制放大器之輸入已知為具有一低轉換率時，該限制放大器之每一增益級能夠選擇適合該增益級用來降低寬頻雜訊的一特定頻寬，而因此能降低輸出相雜訊。

在某些具體實施例中，電路700被修正成使其能夠選擇兩種以上的電路頻寬。可藉由複製(未圖示)包含有裝置M0 730、M1 760、M2 740、M3 775及濾波器電容745及770的子電路來達成此目的，如此可獨立選擇每一子電路，藉此能夠基於特定的輸入轉換率來配置不同放大器頻寬。此外，在具有多數串聯級的限制放大器中，可能需要最佳化不同的增益級以處理不同範圍的低轉換率輸入訊號。每一級可使用如第7圖所示之佈局，並可複製或不複製前述子電路以選擇一或多頻寬，然而每一級係配置成可選擇不同的頻寬範圍及相應的濾波能力。例如，每一級可選擇不同的頻寬，並使用具有不同電容值(其係基於所預期的輸入轉換率及某一特定級的雜訊特性而決定)的濾波器電容。

第8圖所示的方塊圖顯示依本案教導之一具體實施例的一具有多數串級增益級的限制放大器之實現範例，每一增益級具有基於一所選頻寬來降低頻寬的能力。在這一般形式的限制放大器中，具有複數個串級增益級820、830、……、840及850，其接收輸入IN 810及產生輸出OUT 860。在此配置中，每一串級增益級係實現為一單極點濾波器，其截止頻率可選自一範圍內的值。例如，第一增益級820能夠選擇K₁ 範圍內的截止頻率中之一者，第二增益級830能夠選擇K₂ 範圍內的截止頻率中之一者，……，第二增益級至最後一個增益級能夠選擇K_n-1 範圍內的截止頻率中之一者。

在某些具體實施例中，截止頻率的選擇可藉由頻寬選擇器(如第8圖所示之b₁ 至b_n-1 )來達成。由於每一個別的增益級具有自己的選擇器，因此可基於每一級之大致預期的輸入轉換率來客製化該級用以降低頻寬。值得一提的是，每一接續級可將頻寬限制在一較高頻率，因為每一接續增益級會被提供比其前級還高的轉換率輸入。

第8圖所示的具有多數增益級的限制放大器的方塊圖範例與第1圖所示的具有多數增益級的習知限制放大器相比，二者之差異在於每一增益級之頻寬是否能依據一輸入轉換率進行調整。結果，當習知的限制放大器被提供一低轉換率輸入訊號時，其通常具有比所需或所要的還大得多的頻寬，而第8圖所示的限制放大器能夠藉由選擇每一級的適當的頻寬來最佳化每一增益級之效能。

第9圖圖示依本案之教導之具體實施例的包含一限制放大器910的一裝置900，該限制放大器910能夠對每一增益級選擇頻寬並降低相雜訊。裝置900包括一或多電路─電路1 950、電路2 960、……、電路K 970。此外，裝置900亦包括一限制放大器910，其係依據本案之揭露內容進行建構及操作。限制放大器910可連接至(或可用於)電路950、……、970中任一者(未圖示連接)。限制放大器910包含一串列的串級增益級920、930、……、940，每一增益級能夠分別基於所選頻寬b₁ 、b₂ 、……、b_n-1 來降低頻寬。限制放大器910以本案所教導的方式針對相雜訊提供改善的效能。在許多實例中，限制放大器910可使用MOSFET來取代雙極電晶體。在這種情況下，將修改本案之教導，使得能夠以MOSFET閘極端來取代雙極基極，以MOSFET源極取代雙極射極，及以MOSFET汲極取代雙極集極。此外，儘管第9圖之裝置900包括一例示的限制放大器910範例，然而單一裝置中可包含兩個以上的這種限制放大器。一般而言，可瞭解到任何適當的技術(無論現今存在的或未來將開發的技術)可使用來實現本案所揭露之教導內容。

已參照某些例示的具體實施例來描述本發明，文中之用字係作為描述用並不具限制性。在所附的申請專利範圍內可進行各種變化，而不致悖離本發明各方面之範疇及精神。雖然文中係以特定結構、動作及元件材來描述本發明，然而本發明並不限於所揭示的這些特定實施例，其它各種形式之實施例(雖然其中某些實施例可能與所揭露之具體實施例相當不同)仍然包含在本發明之範疇內，且本發明之範疇可延伸至所有均等結構、動作及元件材，這些均等物皆視為包含在所附申請專利範圍之範疇內。

100．．．限制放大器

110．．．輸入訊號

120．．．增益級

130．．．增益級

140．．．增益級

150．．．增益級

160．．．輸出訊號

200．．．限制放大器增益級電路

205．．．差動正輸入

210．．．差動負輸入

215．．．雙極電晶體

220．．．電阻

225．．．雙極電晶體

230．．．電阻

235．．．射極隨耦器

240．．．射極隨耦器

245．．．差動正輸出

250．．．差動負輸出

255．．．電流源

260．．．電流源

265．．．電流源

300．．．限制放大器增益級電路

305．．．差動正輸入

310．．．差動負輸入

315．．．電容

320．．．雙極電晶體

325．．．電容

330．．．雙極電晶體

335．．．電阻

340．．．電阻

345．．．電流源

350．．．雙極電晶體

355．．．雙極電晶體

360．．．電流源

365．．．電流源

370．．．差動正輸出

375．．．差動負輸出

400．．．限制放大器增益級電路

405．．．差動正輸入

410．．．差動負輸入

415．．．雙極電晶體

420．．．雙極電晶體

425．．．電流源

430．．．電容

435．．．電阻

440．．．電阻

445．．．電容

450．．．雙極電晶體

455．．．雙極電晶體

460．．．電流源

465．．．電流源

470．．．差動正輸出

475．．．差動負輸出

500．．．限制放大器增益級電路

505．．．差動正輸入

510．．．差動負輸入

515．．．雙極電晶體

520．．．雙極電晶體

525．．．電容

530．．．電容

535．．．電流源

540．．．電阻

545．．．電阻

550．．．雙極電晶體

555．．．雙極電晶體

560．．．電流源

565．．．電流源

570．．．差動正輸出

575．．．差動負輸出

600．．．限制放大器增益級電路

605．．．差動正輸入

610．．．差動負輸入

615．．．雙極電晶體

620．．．雙極電晶體

625．．．電流源

630．．．電容

635．．．電容

640．．．電阻

645．．．電容

650．．．電容

655．．．電阻

660．．．雙極電晶體

665．．．雙極電晶體

670．．．電流源

675．．．電流源

680．．．差動正輸出

685．．．差動負輸出

700．．．限制放大器增益級電路

705．．．差動正輸入

710．．．差動負輸入

715．．．雙極電晶體

720．．．雙極電晶體

725．．．電流源

730．．．場效電晶體

735．．．反相器

740．．．場效電晶體

745．．．電容

750．．．電阻

755．．．電阻

760．．．場效電晶體

765．．．雙極電晶體

770．．．電容

775．．．場效電晶體

780．．．雙極電晶體

785．．．差動正輸出

790．．．差動負輸出

792．．．電流源

795．．．電流源

800．．．限制放大器

810．．．輸入

820．．．增益級

830．．．增益級

840．．．增益級

850．．．增益級

860．．．輸出

900．．．裝置

910．．．限制放大器

920．．．增益級

930．．．增益級

940．．．增益級

950．．．電路1

960．．．電路2

970．．．電路K

此處所請求及/或描述的發明會進一步以具體實施範例來進行說明。這些具體實施範例會參照圖示來作詳細說明。這些具體實施例為非限制性實施範例，全篇圖示中相同的元件符號代表相似結構，其中：

第1圖(習知技藝)圖示一具有串級增益級的限制放大器；

第2圖(習知技藝)圖示一限制放大器之一增益級電路；

第3圖(習知技藝)圖示一限制放大器中的增益級電路，其具有濾波器電容以降低頻寬；

第4-6圖圖示依據本案教導之具體實施例的一限制放大器之增益級電路範例，其具有濾波器電容以提供經改善的相雜訊；

第7圖圖示依據本案教導之具體實施例的一限制放大器之增益級電路範例，其具有相雜訊降低子電路及頻寬選擇子電路；

第8圖圖示依據本案教導之具體實施例的一限制放大器，其中包含有串級增益級，且每一串級增益級具有頻寬選擇能力用於相雜訊降低；及

第9圖係依據本案教導之具體實施例的一包含一限制放大器的裝置範例，其能夠於每一增益級進行頻寬選擇及達成相雜訊降低。