TWI453757B - Semiconductor memory device and its control method - Google Patents

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TWI453757B TW099105195A TW99105195A TWI453757B TW I453757 B TWI453757 B TW I453757B TW 099105195 A TW099105195 A TW 099105195A TW 99105195 A TW99105195 A TW 99105195A TW I453757 B TWI453757 B TW I453757B
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Description

半導體記憶裝置及其控制方法
本發明係關於一種半導體記憶裝置及其控制方法。
關於一種作為Post-NAND型快閃記憶體而受到關注之半導體記憶裝置，例如存在ReRAM(Resistance Random Access Memory，電阻式隨機存取記憶體)等(例如，日本專利特開2008-276904號、日本專利特開2008-276905號)。NAND型快閃記憶體係近來搭載於SD(Secure Digital，安全數位)卡(註冊商標)等記憶卡等，而正廣泛普及之半導體記憶裝置。
本發明之一態樣之半導體記憶裝置包括：三維結構之複數個記憶胞陣列，其係分別包括複數個記憶胞，且於半導體基板上積層複數個；及資料輸入輸出電路，其係包括儲存上述複數個記憶胞之第1、第2位址之第1、第2位址緩衝器，及於資料之輸入輸出時進行控制以將上述第1、第2位址分時輸出至第1、第2位址匯流排之控制電路。
本發明之一態樣之半導體記憶裝置包括：三維結構之複數個記憶胞陣列，其係分別包括複數個記憶胞，且於半導體基板上積層複數個；及資料輸入輸出電路，其係包括儲存上述複數個記憶胞之第1位址之第1位址緩衝器，根據上述第1位址藉由特定之運算式而決定第2位址之運算器，及於資料之輸入輸出時進行控制以將上述第1、第2位址分時 輸出至第1、第2位址匯流排之控制電路。
本發明之一態樣之半導體記憶裝置之控制方法，係控制如下之半導體記憶裝置者，該半導體記憶裝置係包括三維結構之複數個記憶胞陣列，該複數個記憶胞陣列分別包括複數個記憶胞且於半導體基板上積層複數個；該控制方法係以如下方式控制序列：於上述記憶胞之資料寫入動作時，以輸入第1輸入指令、第1位址、第1資料為第1單位，以輸入第2輸入指令、第2位址、第2資料為第2單位，於被輸有寫入指令後，將資料寫入至上述複數個記憶胞中。
若欲於上述ReRAM等記憶體中使用依據NAND型快閃記憶體之介面(NAND介面)，則由於其引腳數較少，故必需分時輸入位址。因此，務必(即便並非為NAND型快閃記憶體之頁面存取)需要能夠向複數個記憶胞同時存取之架構。
因此，若欲於上述ReRAM等中使用NAND介面，則無法向複數個記憶胞同時進行存取。因此，存在對於向記憶胞之存取的高速化不利之傾向。
對此，以下參照圖式說明本發明之實施形態。再者，於本說明中，對遍及全圖而共通之部分標註共通之參照符號。
[第1實施形態(ReRAM)]
首先，使用圖1至圖13說明本發明之第1實施形態之半導體記憶裝置及其控制方法。此處，作為對記憶胞隨機存取 之半導體記憶裝置，列舉ReRAM(Resistance Random Access Memory)為一例進行說明。
<1.構成例>
1-1.整體構成例
首先，使用圖1說明第1實施形態之半導體記憶裝置之整體構成例。
如圖所示，本例之半導體記憶裝置包括記憶胞陣列10、列解碼器11、行選通器12、感測放大器13、位址緩衝器14-1、指令緩衝器14-2、熔絲用暫存器15、電源接通重置電路16、控制電路17、電壓生成電路18、及輸入輸出緩衝器19。
記憶胞陣列10包括記憶胞陣列區域10-1、10-2、及ROM(Read Only Memory，唯讀記憶體)熔絲(Fuse)陣列區域10-3，該記憶胞陣列區域10-1、10-2分別具有矩陣狀地分別配置於複數條字元線與位元線之交叉位置且被隨機存取之複數個記憶胞。又，如後述般，記憶胞陣列10係於半導體基板之基板面垂直方向上積層有複數個記憶胞陣列之三維結構。
列解碼器11對列方向(WL線方向)之位址進行解碼。又，列解碼器11包括驅動字元線之驅動電路。
行選通器12對行方向(BL線方向)之位址進行解碼。又，行選通器12包括驅動位元線之驅動電路。於本例中，此處雖未圖示，但如後述般，行選通器12係分別配置於記憶胞陣列10之上側(Upper)及下側(Lower)。
感測放大器13電性連接於行選通器12及位元線，並讀出記憶胞之資料。同樣地，於本例中，此處雖未圖示，但感測放大器13係分別配置於記憶胞陣列10之上側(Upper)及下側(Lower)。又，感測放大器13僅存在後述I/O(Input/Output，輸入/輸出)引腳0~I/O引腳7之位元數之複數倍。
位址緩衝器14-1電性連接於列解碼器11及行選通器12，暫時保持列位址及行位址。
指令緩衝器14-2電性連接於控制電路17，暫時保持控制指令。
熔絲(Fuse)用暫存器15經由資料匯流排線電性連接於輸入輸出緩衝器19，例如保持管理資料等必要之資料。
電源接通重置電路16檢測該裝置之電源接通而將重置訊號輸出至控制電路17。
電壓生成電路18電性連接於列解碼器11、行選通器12、感測放大器13，依照控制電路17之控制對上述電路供給必要之電壓。
輸入輸出緩衝器19經由資料匯流排線電性連接於感測放大器13及熔絲用暫存器15，暫時保持來自主裝置等外部之資料(Data)、位址(Address)、指令(Command)。
控制電路17控制上述電路。例如，控制電路17控制上述電路，進行資料寫入、資料讀出、資料刪除。
1-2.記憶胞陣列之構成例
其次，使用圖2說明本例之記憶胞陣列10之構成例。如圖所示，本例之記憶胞陣列10包括複數個MAT(墊)21、周 邊電路25、及PAD(焊墊)。
複數個MAT21係配置於記憶胞區域20-3中。又，如虛線包圍所示，複數個MAT21之各者(1MAT)包括胞陣列22、行選通器12-1、12-2、感測放大器13-1、13-2。
胞陣列22係配置於胞陣列區域27中，具有矩陣狀地配置於複數條字元線與位元線之交叉位置且被隨機存取之複數個記憶胞。
行選通器12-1係配置於胞陣列周邊區域26-1中之胞陣列22之上側(Upper)。行選通器12-2係配置於胞陣列周邊區域26-2中之胞陣列22之下側(Lower)。
感測放大器13-1係配置於胞陣列周邊區域26-1中之行選通器12-1之上側(Upper)。感測放大器13-2係配置於胞陣列周邊區域26-2中之行選通器12-2之下側(Lower)。
周邊電路(Peripheral)25係配置於周邊區域20-2。於周邊電路25中例如有後述之資料輸入輸出電路等。
PAD(焊墊)係配置於PAD區域20-1。於該焊墊中，例如有輸入位址及指令之I/O0焊墊~I/O7焊墊、或輸入晶片賦能訊號之/CE焊墊等控制焊墊等。
1-3.胞陣列之電路構成及其動作例
其次，使用圖3說明本例之胞陣列22之電路構成及其動作例。如圖所示，本例之胞陣列22包括矩陣狀地配置於複數條位元線BLj-1~BLj+1與字元線WLi-1~WLi+1之交叉位置且被隨機存取之複數個記憶胞MC。
記憶胞MC之各者由可變電阻元件33與二極體34所構 成。可變電阻元件之電流路徑之一端連接於位元線BLj-1~BLj+1，其電流路徑之另一端連接於二極體34之陰極。二極體34之陽極連接於字元線WLi-1~WLi+1。
字元線WLi-1~WLi+1之一端經由作為選擇開關之MOS電晶體RSW而連接於列解碼器11。位元線BLj-1~BLj+1之一端電性連接於行選通器12。
對MOS電晶體RSW之閘極輸入用以選擇1條字元線(列)之選擇訊號Ri-1、Ri、Ri+1。
<資料寫入動作(資訊記錄/設定動作)>
其次，簡單說明記憶胞MC之資料寫入動作。
若要寫入資料，只要對所選擇之記憶胞MC之可變電阻元件33施加電壓，使該所選擇之可變電阻元件33內產生電位梯度而流動電流即可。例如，形成字元線WLi之電位比位元線BLj之電位相對為低之狀態。若令位元線BLj為固定電位(例如，3V左右)，則只要對字元線WLi賦予接地電位即可。
再者，於該資料寫入動作時，對於非選擇之字元線WLi-1、WLi+1及非選擇之位元線BLj-1、BLj+1，較好的是全部偏壓成同電位。又，於資料寫入動作前之等待時，較好的是將所有字元線WLi-1、WLi、WLi+1及所有位元線BLj-1、BLj、BLj+1預充電。又，用於資訊記錄之電壓施加亦可藉由形成字元線WLi之電位比位元線BLj之電位相對更高之狀態而產生。
<資料讀出動作(資訊再生動作)>
資料讀出動作例如係藉由如下方式進行：將電壓脈衝施加至所選擇之可變電阻元件33，檢測由上述記憶胞MC之電阻而決定之電流。此處，該電壓脈衝較理想的是，成為不會引起構成可變電阻元件33之材料狀態變化的程度之微小振幅。
例如，將讀出電壓自位元線BLj施加至選擇記憶胞MC，藉由感測放大器13測定此時之胞電流值位準，藉此進行資料讀出動作。
<資料刪除動作(重置動作)>
資料刪除動作係藉由如下方式進行：利用大電流脈衝對所選擇之可變電阻元件33進行焦耳加熱，以促進該可變電阻元件33中之氧化還原反應。
1-4.記憶胞之構成例
其次，使用圖4說明本例之記憶胞MC之構成例。如圖所示，本例之記憶胞MC係於位元線BLj與字元線WLi之間積層有可變電阻元件33及二極體34而成之結構。可變電阻元件33係於二極體34上依序積層記錄層30、加熱層31、保護層32而成之結構。
1-5.記憶胞陣列之三維構成例
其次，使用圖5說明本例之記憶胞陣列10之三維構成例。如圖所示，本例之記憶胞陣列10係於半導體基板35之基板面垂直方向上積層有複數個(記憶胞陣列10(d)、記憶胞陣列10(u)、...)之三維結構。
例如，如圖所示，於本例中，記憶胞陣列10於半導體基 板35之基板面垂直方向上積層有複數個。更具體而言，於半導體基板35之基板面垂直方向上，在字元線(WL(d)i-1、WL(d)i、WL(d)i+1)與位元線(BLj-1、BLj、BLj+1)之交叉位置配置有第1層記憶胞陣列10(d)。進而，在字元線(WL(u)i-1、WL(u)i、WL(u)i+1)與位元線(BLj-1、BLj、BLj+1)之交叉位置配置有第2層記憶胞陣列10(u)。
如上述般，本例之記憶胞陣列10係於半導體基板35之基板面垂直方向上積層有複數個(記憶胞陣列10(d)、記憶胞陣列10(u)、...)之三維結構。因此，例如，與在半導體基板上僅配置一層之二維結構之記憶胞陣列相比，於可增大其容量方面有利。
再者，並不限定於此，同樣地例如亦可進而形成3層、4層、...地積層記憶胞陣列10而成之三維結構。又，此處雖未圖示，但於半導體基板35上，配置有對所積層之記憶胞陣列(記憶胞陣列10(d)、記憶胞陣列10(u)、...)中之任一者進行選擇之選擇電晶體。
1-6.資料輸入輸出電路之構成例
其次，使用圖6說明本例之資料輸入輸出電路40之構成例。本例之資料輸入輸出電路40係適於對Upper側行選通器12-1與Lower側行選通器12-2之2Column構成同時進行存取之電路構成。再者，如由本例之資料輸入輸出電路40包括位址緩衝器(CA1、CA2)可知，不僅對資料之輸入輸出進行控制，例如亦對隨附之位址等之輸入輸出進行控制。
如圖所示，資料輸入輸出電路40包括第1、第2位址緩衝 器CA1、CA2、第1、第2位址匯流排CAU、CAL、2COL控制電路48、多工器MU1、輸出緩衝器41、資料輸出電路42、輸入緩衝器43、資料載入電路44、NOR(反或)電路45、反相器46、資料輸出切換控制電路49-1、及資料載入切換控制電路49-2。資料輸入輸出電路40係配置於周邊區域20-2。
第1、第2位址緩衝器(Address Buffer)CA1、CA2係將輸入連接於輸入緩衝器43，將輸出經由多工器MU1而連接於第1、第2位址匯流排CAU、CAL。如後述般，第1位址緩衝器CA1依照2COL控制電路48之控制，於正常模式(normally mode)時使用。第2位址緩衝器CA1依照2COL控制電路48之控制，僅於2Column模式(only 2 column mode)時使用。
第1、第2位址匯流排CAU、CAL將自第1、第2位址緩衝器CA1、CA2傳輸之行位址連接於行選通器12-1、12-2。
2COL控制電路48接受反相器46之輸出(CYC_2ND)，並對多工器MU1輸出控制訊號(CA_MODE)，該控制訊號(CA_MODE)對第1、第2位址緩衝器CA1、CA2中所保持之行位址應連接於第1、第2位址匯流排CAU、CAL中之哪個進行切換。如此，第1、第2位址緩衝器CA1、CA2不作為Upper側、Lower側專用，藉由2COL控制電路48，根據所輸入之位址而判斷第1位址緩衝器CA1應連接於第1位址匯流排CAU，還是應連接於第2位址匯流排CAL，切換適當之位址並傳輸。
多工器MU1依照控制訊號(CA_MODE)，將第1、第2位址緩衝器CA1、CA2中所保持之行位址切換並輸出至第1、第2位址匯流排CAU、CAL中之任一者中。
輸出緩衝器(Output Buffer)41接受讀取賦能訊號/RE並輸出讀出資料。輸出緩衝器41電性連接於I/O焊墊，輸出自胞陣列22讀出之資料。
資料輸出電路(Data Out)42根據/RE之週期數而輸出DATA_OUT_2ND訊號。該訊號成為用於經由OR(或)電路而進行分時控制之CYC_2ND訊號，並以如下方式受到控制：根據週期次數與CA2中所儲存之位址使L_ENB、U_ENB變化，資料輸出匯流排DOUT被分時連接於DB_L或DB_U。
輸入緩衝器(Input Buffer)43輸出寫入資料匯流排PGMDATA<15：0>與資料輸入匯流排DIN<7：0>，且DIN<7：0>被輸入至位址緩衝器或指令緩衝器。寫入資料匯流排PGMDATA<15：0>連接於用以向DB_U、DB_L傳輸之傳輸閘極。
資料載入電路44中，資料載入計數電路44對寫入賦能訊號/WE之次數進行計數，並輸出表示計數之DATA_LOAD_2ND訊號。
NOR電路45之輸出係連接於反相器46之輸入。反相器46之輸出(CYC_2ND)係連接於2COL控制電路48。
資料輸出切換控制電路49-1接受來自2COL控制電路48之控制訊號(L_ENB、U_ENB)並控制切換開關，將資料匯 流排DB_U、DB_L中之任一者連接於資料輸出DOUT。
資料載入切換控制電路49-2接受來自2COL控制電路48之控制訊號(L_ENB、U_ENB)並控制切換開關，將資料匯流排DB_U、DB_L中之任一者連接於寫入資料匯流排PGMDATA。
資料匯流排(Upper側)DB_U包括與感測放大器(Upper側)13-1之輸入及輸出對應而分別連接之輸入匯流排DB_U_IN及輸出匯流排DB_U_OUT。
資料匯流排(Lower側)DB_L包括與感測放大器(Lower側)13-2之輸入及輸出對應而分別連接之輸入匯流排DB_U_IN及輸出匯流排DB_U_OUT。
如上述般，本例之資料輸入輸出電路40設置有第1、第2位址緩衝器CA1、CA2，進而設置有用以將第1、第2位址緩衝器CA1、CA2傳輸至行選通器12-1、12-2之2個第1、第2位址匯流排CAU、CAL。
進而，關於資料匯流排(DB_U、DB_L)，輸入匯流排(DB_U_IN、DB_L_IN)及輸出匯流排(DB_U_OUT、DB_L_OUT)分別共通連接於感測放大器13-1、13-2。
而且，依照自2COL控制電路48輸出之時序控制訊號(CA_MODE、L_ENB、U_ENB)，位址系統藉由CA_MODE而切換多工器MU1之輸出，且資料載入、資料輸出時係分時進行，第1週期將CA1傳輸至CAL與CAU中，第2週期將CA2傳輸至CAL與CAU中，於作為胞存取期間之Busy中，CA1、CA2根據CA2所具有之位址為Lower或Upper，進行 CAL=CA1、CAU=CA2或CAL=CA2、CAU=CA1之傳輸。對於資料系統，藉由L_ENB、U_ENB對與S/A(sense amplifier，感測放大器)鄰接之切換電路進行控制，從而切換資料載入、資料輸出之資料匯流排。關於動作之詳細情形將於以下進行敍述。
1-7.行選通器之構成例
其次，使用圖7說明本例之行選通器之構成例。此處，列舉行選通器(Upper側)12-1為一例。
如圖所示，本例之行選通器12-1包括NAND電路NA1、反相器IN1、IN2、位準偏移電路LS1、LS2、及電晶體N0、P0、N1。
行位址(CA)被輸入至NAND電路NA1之輸入，並輸出至反相器IN1之輸入。
反相器IN1之輸出係連接於位準偏移電路LS1之輸入及反相器IN2之輸入。反相器IN2之輸出係連接於位準偏移電路LS2之輸入。
位準偏移電路LS1將行位址CA之解碼訊號進行電壓轉換為內部電源電壓VPP之邏輯訊號，並控制電晶體N0之閘極。
位準偏移電路LS2將行位址CA之解碼訊號進行電壓轉換為內部電源電壓VPP之邏輯訊號，並控制電晶體P0、N1之閘極。
電晶體P0之電流路徑之一端連接於感測放大器13-1，其電流路徑之另一端連接於位元線(Bit Line)。電晶體N0之 電流路徑之一端連接於感測放大器13-1，電流路徑之另一端連接於位元線(Bit Line)。電晶體N1之電流路徑之一端連接於位元線(Bit Line)，其電流路徑之另一端連接於非選擇位元線之電壓VUB(於電壓生成電路18中生成)，其閘極連接於電晶體P0之閘極及位準偏移電路LS2之輸出。
1-8.感測放大器之構成例
其次，使用圖8說明本例之感測放大器之構成例。此處，舉感測放大器13-1(Upper)為一例。如圖所示，本例之感測放大器13-1包括反相器IN3、電流鏡電路50、電流源I1、電晶體N2、運算放大器OP1、及閂鎖電路L1。
反相器IN3之輸入係被輸入自2COL控制電路48輸出之行選擇訊號(L_ENB)，其輸出係連接於電流鏡電路50。
電流鏡電路50由PMOS電晶體P1~P4構成。電晶體P1及P2控制電流鏡電路之活化、去活化，電流路徑之一端連接於設定電壓VSET，閘極連接於反相器IN3之輸出。電晶體P3之電流路徑之一端連接於電晶體P1之電流路徑之另一端，電晶體P3之電流路徑之另一端與閘極連接。電晶體P4之電流路徑之一端連接於電晶體P2之電流路徑之另一端，電晶體P4之電流路徑之另一端連接於電晶體N2之電流路徑之一端，電晶體P4之閘極與電晶體P3之閘極共通連接，藉此形成電流鏡電路。
電流源I1將輸入連接於電晶體P3之電流路徑之另一端，將輸出連接於基準電壓電源VSS，且生成參照電流IREF。
電晶體N2係用以對位元線位準進行箝位者，電流路徑之 一端連接於運算放大器OP1之輸入，電流路徑之另一端連接於行選通器12-1，且閘極中供給有電壓VCLAMP。
運算放大器OP1之輸入中被供給有參照電壓VREF，且輸出係連接於閂鎖電路L1之輸入。
閂鎖電路L1之輸出係連接於資料匯流排DB_U。
<2.控制動作>
2-0.控制序列
其次，使用圖9說明本例之半導體記憶裝置之控制序列。圖示之控制序列係與依據NAND型快閃記憶體之NAND介面對應者。再者，於該說明中，晶片賦能訊號/CE通常為「Low」狀態，因此省略其說明。
(a)於指令輸入中，在指令閂鎖賦能訊號CLE為「High」狀態、位址閂鎖賦能訊號ALE為「Low」狀態、寫入賦能訊號/WE為「Low」狀態、讀取賦能訊號/RE為「High」狀態下，於I/O0引腳~I/O7引腳取得指令。
(b)於位址輸入中，在指令閂鎖賦能訊號CLE為「Low」狀態、位址閂鎖賦能訊號ALE為「High」狀態、寫入賦能訊號/WE為「Low」狀態、讀取賦能訊號/RE為「High」狀態下，自I/O0引腳~I/O7引腳取得位址。
(c)於資料輸入中，在指令閂鎖賦能訊號CLE為「Low」狀態、位址閂鎖賦能訊號ALE為「Low」狀態、寫入賦能訊號/WE為「Low」狀態、讀取賦能訊號/RE為「High」狀態下，自I/O0引腳~I/O7引腳取得資料。
(d)於資料輸出中，在指令閂鎖賦能訊號CLE為「Low」 狀態、位址閂鎖賦能訊號ALE為「Low」狀態、寫入賦能訊號/WE為「High」狀態、讀取賦能訊號/RE為「Low」狀態下，自I/O0引腳~I/O7引腳輸出資料。
2-1.正常模式(Normally Mode)之控制序列
其次，使用圖10說明本例之半導體記憶裝置之正常模式的資料寫入及資料讀出之控制序列。
2-1-1.資料寫入(「Program」)
首先，依序將資料寫入(Program)時位址．資料輸入指令C3、行位址AC、列位址AR、(寫入)資料輸入DI、及資料寫入(Program)開始輸入指令C4輸入後，輸入資料被寫入至記憶胞中(忙碌狀態：Busy1)。
2-1-2.資料讀出(「Read」)
繼而，依序將資料讀出(Read)時位址．資料輸入指令C1、行位址AC、列位址AR、資料讀出(Read)開始輸入指令C2輸入後，自記憶胞中讀出資料(忙碌狀態：Busy2)，並進行資料輸出DO。
2-2. 2Column模式(1)
其次，使用圖11說明本例之半導體記憶裝置之2Column模式(1)之控制序列。如圖所示，2個資料輸入輸出之控制序列將(指令+行位址+列位址+資料(C-AC-AR-data))之1單位重複2次。
2-2-1.資料寫入(「Program」)
即，若依序繼[資料寫入時位址．資料輸入指令C3、行位址AC、列位址AR、資料輸入DI]之1單位之後，輸入[資料 寫入時位址．資料輸入指令C3、行位址AC、列位址AR、資料輸入DI]之1單位，並輸入資料寫入開始輸入指令C4輸入，則輸入資料被寫入至記憶胞中(Busy1)。
關於資料寫入(「Program」)時之資料輸入輸出電路40之動作
如上述般，於本例之2Column模式之資料寫入(「Program」)中，2個位址、2個資料輸入係藉由將[指令+位址輸入+資料輸入]之1單位分別重複2次而實現。
此時，於第1次之1單位之序列中，第1位址匯流排CAU中傳輸有第1位址緩衝器CA1中所儲存之位址。於第2次之1單位之序列中，第2位址匯流排CAL中傳輸有第2位址緩衝器CA2中所儲存之位址。
其後，若輸入資料寫入開始指令C4，則記憶胞陣列10成為存取狀態。此時，2個位址被同時傳輸至第1、第2位址匯流排CAL、CAU中。
傳輸至第1、第2位址匯流排CAL、CAU中之資料為第1、第2位址緩衝器CA1、CA2中所儲存之資料中之哪一者，係藉由自2COL控制電路48輸出之控制訊號(CA_MODE)例如以如下方式進行控制。
當第2位址緩衝器CA2中所儲存之位址為Lower側時，傳輸至第1、第2位址匯流排CAU、CAL中之資料分別與第1、第2位址緩衝器CA1、CA2中所儲存之資料對應(CAL=CA2、CAU=CA1)。
另一方面，當第2位址緩衝器CA2中所儲存之位址為 Upper側時，傳輸至第1、第2位址匯流排CAU、CAL中之資料分別與第2、第1位址緩衝器CA2、CA1中所儲存之資料對應(CAL=CA1、CAU=CA2)。
當然，於上述情形時，亦可利用第1位址緩衝器CA1中所儲存之位址進行判斷。然而，藉由利用第2位址緩衝器CA2中所儲存之位址進行判斷，將在以下方面有利：若對第1、第2位址緩衝器CA1、CA2兩者輸入有Lower位址或Upper位址之情形時，可防止感測放大器13-1、13-2被「第2次之資料」覆寫之誤動作。如此，即便在對第1、第2位址緩衝器CA1、CA2兩者輸入Lower位址或Upper位址之情形時，亦可防止誤動作，從而可進行正常之動作。
2-2-2.資料讀出(「Read」)
繼而，若依序繼[資料讀出時位址．資料輸入指令C1、行位址AC、列位址AR]之1單位後，輸入[資料讀出時位址．資料輸入指令C1、行位址AC、列位址AR]之1單位，並輸入資料讀出開始輸入指令C2，則自記憶胞中讀出資料(Busy2)，並將資料輸出波形DO輸入2次，藉此自I/O引腳輸出各資料。
關於資料讀出(「Read」)時之資料輸入輸出電路40之動作
如上述般，於資料讀出之情形時，「Read」結束，成為忙碌狀態(Busy2)後之就緒(Ready)狀態，而進行資料輸出DO(×2)。
此時，第1、第2位址匯流排CAL、CAU於忙碌(Busy)狀 態中同時傳輸有2個位址。其後，成為就緒(Ready)狀態，第1、第2位址匯流排CAL、CAU再次返回至分時模式。
而且，於第1次之資料輸出DO中，將第1位址緩衝器CA1中所儲存之位址傳輸至CAU、CAL，判斷第2位址緩衝器CA2中所儲存之位址為Lower還是為Upper，當為Lower時，將資料匯流排DOUT連接於Upper側之S/A，當為Upper時，將資料匯流排DOUT連接於Lower側之S/A，並將S/A資料輸出至外部。於第2次之資料輸出DO中，將第2位址緩衝器CA2中所儲存之位址傳輸至CAU、CAL，當第2位址緩衝器CA2中所儲存之位址為Lower時，將資料匯流排DOUT連接於Lower側之S/A，當為Upper時，將資料匯流排DOUT連接於Upper側之S/A，並將S/A資料輸出至外部。
以上，可藉由該2-2.之位址輸入之控制方法(2Column模式)而實現2Column同時存取模式、資料存取模式。因此，對於可獨立設定行位址CA1、CA2方面有利。進而，由於可2Column同時存取，故對於對記憶胞之存取之高速化有利。
2-3. 2Column模式(2)
其次，使用圖12說明本例之半導體記憶裝置之2Column模式(2)之控制序列。如圖所示，該序列係作為上述2-2.之變化之位址、資料輸入方法。即，於以下方面不同：上述2-2.輸入2次列位址，而本模式中係以僅1個列位址為前提，因此2次輸入時之Row位址必需相同，2-3.中成為省略列位址(於第2次省略列位址AR)之輸入方法。
2-3-1.資料寫入(「Program」)
具體而言，若依序繼[資料寫入時位址．資料輸入指令C3、行位址AC、列位址AR、資料輸入DI]後，輸入[資料寫入時位址．資料輸入指令C3、行位址AC、資料輸入DI]，並輸入資料寫入開始輸入指令C4，則記憶胞中寫入有輸入資料(Busy1)。
2-3-2.資料讀出(「Read」)
繼而，若依序繼[資料讀出時位址．資料輸入指令C1、行位址AC、列位址AR]後，輸入[資料讀出時位址．資料輸入指令C1、行位址AC]，並輸入資料讀出開始輸入指令C2，則自記憶胞中讀出資料(Busy2)，且進行各資料輸出DO(×2)。
2-4. 2Column模式(3)
其次，使用圖13說明本例之半導體記憶裝置之2Column模式(3)之控制序列。如圖所示，該序列係上述2-2.之變化之位址、資料輸入方法，但為變更列位址與行位址之輸入順序(列位址AR較行位址AC更先輸入)之情形。
2-4-1.資料寫入(「Program」)
具體而言，若依序繼[資料寫入時位址．資料輸入指令C3、列位址AR、行位址AC、資料輸入DI]之1單位後，輸入[資料寫入時位址．資料輸入指令C3、列位址AR、行位址AC、資料輸入DI]之1單位，並輸入資料寫入開始輸入指令C4，則輸入資料被寫入至記憶胞中(Busy1)。
2-4-2.資料讀出(「Read」)
繼而，若依序繼[資料讀出時位址．資料輸入指令C1、列位址AR、行位址AC]之1單位後，輸入[資料讀出時位址．資料輸入指令C1、列位址AR、行位址AC]之1單位，並輸入資料讀出開始輸入指令C2，則自記憶胞中讀出資料(Busy2)，且進行各資料輸出DO(×2)。
<3.作用效果>
根據第1實施形態之半導體記憶裝置及其控制方法，可至少獲得下述(1)至(4)之效果。
(1)對於對記憶胞MC之存取之高速化有利。
如上述般，本例之半導體記憶裝置包括三維結構之複數個記憶胞陣列10，其分別包括複數個記憶胞MC，且於半導體基板35上積層有複數個。
本例之半導體記憶裝置更包括資料輸入輸出電路40，其包括：第1位址緩衝器CA1，其儲存有複數個記憶胞陣列之第1位址；第2位址緩衝器CA2，其儲存有複數個記憶胞陣列之第2位址；及控制電路48，其進行控制，以在資料輸入輸出時進行分時(例如圖9)，使第1、第2位址CA1、CA2輸入輸出至第1、第2位址匯流排CAU、CAL。
因此，例如於上述2-2.之位址輸入之控制方法(2Column模式)中所作說明，於進行隨機存取之記憶胞MC中，可實現2Column同時存取模式、資料存取模式。其結果，由於可2Column同時存取，故對於對記憶胞MC之存取之高速化有利。
進而，於本例中，對於進行隨機存取之ReRAM，以 NAND介面為依據。因此，對於ReRAM亦可利用依照NAND介面之輸入方法而進行複數行存取。
因此，亦對於可減少引腳數、可分時輸入輸出位址方面有利。
(2)可獨立設定第1、第2行位址CA1、CA2，可防止誤動作。
傳輸至第1、第2位址匯流排CAL、CAU中之資料為第1、第2位址緩衝器CA1、CA2中所儲存之資料中之哪一者，係藉由自2COL控制電路48輸出之控制訊號(CA_MODE)例如以如下方式進行控制。
當第2位址緩衝器CA2中所儲存之位址為Lower側時，傳輸至第1、第2位址匯流排CAU、CAL中之資料分別與第1、第2位址緩衝器CA1、CA2中所儲存之資料對應(CAL=CA2、CAU=CA1)。
另一方面，當第2位址緩衝器CA2中所儲存之位址為Upper側時，傳輸至第1、第2位址匯流排CAU、CAL中之資料分別與第2、第1位址緩衝器CA2、CA1中所儲存之資料對應(CAL=CA1、CAU=CA2)。
當然，於上述情形時，亦可利用第1位址緩衝器CA1中所儲存之位址進行判斷。然而，藉由利用第2位址緩衝器CA2中所儲存之位址進行判斷，將在以下方面有利：若對第1、第2位址緩衝器CA1、CA2兩者輸入Lower位址或Upper位址之情形時，可防止感測放大器13-1、13-2被「第2次之資料」覆寫之誤動作。
如此，即便在對第1、第2位址緩衝器CA1、CA2兩者輸入Lower位址或Upper位址之情形時，亦可獨立設定第1、第2行位址CA1、CA2，於可防止誤動作方面有利。
(3)可實現2個以上不同之位址之同時存取。
如上述般，根據本例之構成及其控制動作，可個別地輸入位址。因此，對於可實現2個以上不同之位址之同時存取方面有利。
(4)可實現電源分配。
如上述般，根據本例之構成及其控制動作，可認為，自下側(Lower)行選通器12-1及上側(Upper)行選通器12-2同時對記憶胞陣列10進行存取之含義係與增加所存取之位元數相同，但由於可分別另外指定位址，故可將存取之位置設為完全不同之位置。上述情形係於對消耗電流較大之記憶體而言容易引起電源電壓之下降時，可根據本例而離開所要存取之位置，因此可改善上述問題。因此，對於可實現電源分配方面有利。
[第2實施形態(不包括第2位址緩衝器之一例)]
其次，使用圖14至圖16說明第2實施形態之半導體記憶裝置及其控制方法。本實施形態係關於不包括第2位址緩衝器CA2之一例者。於該說明中，省略與上述第1實施形態重複之部分之詳細說明。
<構成例>
首先，使用圖14說明第2實施形態之半導體記憶裝置之構成例。
如圖所示，本例之半導體記憶裝置於如下方面與上述第1實施形態不同，即，資料輸入輸出電路40不包括第2位址緩衝器CA2、而進而包括運算器CAL1。
運算器CAL1藉由特定之運算式並根據第1行位址CA1之值，將相當於上述第2行位址(CA2)之行位址決定為唯一值。
因此，根據本例之構成，關於資料輸入輸出，甚至於資料輸入輸出之前亦無需指令輸入，而可直接使用依據NAND介面之「NAND序列」。關於此點，將於以下更詳細地進行說明。
<控制動作>
控制序列(1)(NAND序列)
其次，使用圖15說明本例之半導體記憶裝置之控制序列(1)。如圖所示，該控制序列係適用依據NAND介面之NAND序列者。
資料寫入(「Program」)
具體而言，若依序繼[資料寫入時位址．資料輸入指令C3、行位址AC、列位址AR、資料輸入DI、資料輸入DI]後，輸入寫入開始指令C4，則輸入資料被寫入至記憶胞中(Busy1)。
資料讀出(「Read」)
繼而，若依序繼[資料讀出時位址．資料輸入指令C1、行位址AC、列位址AR]後，輸入資料讀出開始輸入指令C2，則自記憶胞中讀出資料(Busy2)，且進行資料輸出 DO(×2)。
控制序列(2)(「AR」較「AC」更先輸入)
其次，使用圖16說明本例之半導體記憶裝置之控制序列(2)。如圖所示，該控制序列於列位址AR較行位址AC更先輸入方面與上述控制序列(1)不同。
資料寫入(「Program」)
具體而言，若依序繼[資料寫入時位址．資料輸入指令C3、列位址AR、行位址AC、資料輸入DI、資料輸入DI]後，輸入寫入開始指令C4，則輸入資料被寫入至記憶胞中(Busy1)。
資料讀出(「Read」)
繼而，若依序繼[資料讀出時位址．資料輸入指令C1、列位址AR、行位址AC]後，輸入資料讀出開始輸入指令C2，則自記憶胞中讀出資料(Busy2)，進行資料輸出DO(×2)。
<作用效果>
如上述般，根據第2實施形態之半導體記憶裝置及其控制方法，可至少獲得與上述(1)至(2)同樣之效果。
進而，於本例中包括運算器CAL1，其藉由特定之運算式並根據第1行位址CA1之值將相當於第2行位址(CA2)之行位址決定為唯一值。
因此，於如下方面有利：由於不需要上述第2位址緩衝器CA2，故關於資料輸入輸出並不需要於資料輸入輸出之前進行指令輸入，從而可直接使用依據NAND介面之NAND序列；及由於不需要第2次指令輸入而可高速化。進 而，可保持並挪用NAND型快閃記憶體中所使用之評估資源、及記憶體控制器之相容性，可以說對於可降低製造成本方面有利。
[變形例1(包括計數電路(+2)、(+2)之一例)]
其次，使用圖17至圖22說明變形例1之半導體記憶裝置及其控制方法。本實施形態係關於在第1、第2位址緩衝器CA1、CA2中包括計數電路之一例者。於該說明中，省略與上述第1實施形態重複之部分之詳細說明。
<構成例>
首先，使用圖17說明變形例1之半導體記憶裝置之構成例。
如圖所示，本例之半導體記憶裝置於如下方面與上述第1實施形態不同，即，第1、第2位址緩衝器CA1、CA2包括第1、第2計數電路CO1(+2)、CO2(+2)。
計數電路CO1(+2)、CO2(+2)係對第1、第2位址緩衝器CA1、CA2內所儲存之位址進行各自加1遞增計數(+2)。更具體而言，第1、第2計數電路CO1(+2)、CO2(+2)係於每當資料載入時之/WE時脈傳入、或每當資料輸出時之/RE時脈傳入時，對第1、第2位址緩衝器CA1、CA2內所儲存之位址進行各自加1遞增計數(+2)。
<控制動作>
其次，使用圖18至圖22說明依照本例之半導體記憶裝置的控制序列之控制動作。於該說明中，按照圖18所示之控制序列中之資料寫入動作時(忙碌狀態(Busy1)：pgm1、 pgm2、pgm3、pgm4)進行說明。另外，省略與上述重複之部分之詳細說明。
忙碌狀態(Busy1)：pgm1
首先，此時對記憶胞之存取狀態如圖19所示。
如圖所示，此時，藉由第1、第2計數電路CO1、CO2對第1、第2位址緩衝器CA1、CA2內所儲存之位址進行+2遞增計數。因此，例如，藉由將位址1K輸入至第2位址緩衝器CA2，上側(upper)自胞陣列22之左端、下側(lower)自胞陣列22之中央而向記憶胞進行存取。
忙碌狀態(Busy1)：pgm2
繼而，此時對記憶胞之存取狀態如圖20所示。
如圖所示，上側(upper)自胞陣列22之左端朝更右側、下側(lower)亦自胞陣列22之中央朝更右側而向記憶胞進行存取。此時，當下側(lower)到達胞陣列22之右端時，進而返回至左端而進行存取。
忙碌狀態(Busy1)：pgm3
繼而，此時對記憶胞之存取狀態如圖21所示。
如圖所示，上側(upper)自胞陣列22之中央朝更右側、下側(lower)亦自胞陣列22之左端朝更右側而向記憶胞進行存取。
忙碌狀態(Busy1)：pgm4
繼而，此時對記憶胞之存取狀態如圖22所示。
如圖所示，上側(upper)朝更右側、下側(lower)亦朝胞陣列22之更右側而向記憶胞進行存取。
再者，該忙碌狀態(Busy1)中之存取係由控制電路17控制，從而改變2K次存取位址(2K cycle)。
進而，關於圖18所示之控制序列中之資料讀出動作時(忙碌狀態(Busy2)：read1、read2、read3、read4)，亦與上述資料寫入動作時(忙碌狀態(Busy1)同樣。因此，省略重複之部分之詳細說明。
<作用效果>
如上述般，根據本變形例1之構成及控制動作，可至少獲得與上述(1)至(4)同樣之效果。進而，根據本例，可至少獲得下述(5)之效果。
(5)進而對於電源分配及高速化有利。
如上述般，於本例中，更包括對第1、第2位址緩衝器CA1、CA2內所儲存之位址逐個進行遞增計數(+2)之計數電路CO1(+2)、CO2(+2)。換言之，本例係使位址緩衝器CA1、CA2具有計數功能，藉由2個以上之位址緩衝器CA1、CA2之計數計算，而實現進一步之電源分配及高速化者。
所謂計數電路CO1、CO2之計數功能，例如可假定為NAND型快閃記憶體所使用之位址緩衝器等所具有之計數功能。更具體而言，首先，輸入最初所存取之位址，其後，輸入/WE時脈，然後藉由該時脈(CLK)而遞增計數。因此，位址輸入能夠一次讀出複數個資料。
於本例中，與上述相同，在第1、第2位址緩衝器CA1、CA2中包括具有遞增計數功能之計數電路CO1(+2)、 CO2(+2)。因此，對計數電路CO1(+2)、CO2(+2)分別輸入各個位址後，藉由其後之/WE時脈而交替地載入或輸出第1、第2位址之資料，各個位址緩衝器CA1、CA2進行遞增計數(+2)。進而，藉由輸入複數次之/WE時脈或複數次之/RE時脈，可高速地載入資料，或高速地讀出資料。
因此，進而對於電源分配及高速化有利。
[變形例2(包括計數電路(+2)、(-2)之一例)]
其次，使用圖23至圖27說明變形例2之半導體記憶裝置及其控制方法。本實施形態係關於第1、第2位址緩衝器CA1、CA2中包括計數電路之一例者。於該說明中，省略與上述第1實施形態重複之部分之詳細說明。
<構成例>
首先，使用圖23說明變形例2之半導體記憶裝置之構成例。
如圖所示，本例之半導體記憶裝置於如下方面與上述第1實施形態不同，即，第1、第2位址緩衝器CA1、CA2中包括具有遞增計數功能之計數電路CO1(+2)、CO2(-2)。
第2計數電路CO2(-2)係對第2位址緩衝器CA2內中所儲存之位址以每-2進行遞減計數(-2)。更具體而言，第2計數電路CO2(-2)係於每當進入資料載入時之/WE時脈、或每當進入資料輸出時之/RE時脈時，對第2位址緩衝器CA2內所儲存之位址以每-2進行遞減計數(-2)。
<控制動作>
其次，使用圖24至圖27說明依照本例之半導體記憶裝置 的控制時序之控制動作。於該說明中，按照圖24所示之控制序列中之資料寫入動作時(忙碌狀態(Busy1)：pgm1、pgm2、pgm3)進行說明。另外，省略與上述重複之部分之詳細說明。
忙碌狀態(Busy1)：pgm1
首先，此時對記憶胞之存取狀態如圖25所示。
如圖所示，此時，藉由第1、第2計數電路CO1、CO2對第1、第2位址緩衝器CA1、CA2內所儲存之位址分別進行+2、-2計數。因此，例如，藉由將位址1K輸入第2位址緩衝器CA2，上側(upper)自胞陣列22之左端朝中央、下側(lower)於相反方向自胞陣列22之右端朝中央而向記憶胞進行存取。
忙碌狀態(Busy1)：pgm2
繼而，此時對記憶胞之存取狀態如圖26所示。
如圖所示，上側(upper)朝胞陣列22之更右側、下側(lower)朝胞陣列22之左側而向記憶胞進行存取。
忙碌狀態(Busy1)：pgm3
繼而，此時對記憶胞之存取狀態如圖27所示。
如圖所示，上側(upper)朝更右側、下側(lower)於相反方向上朝胞陣列22之更左側而向記憶胞進行存取。
再者，該忙碌狀態(Busy1)中之存取係由控制電路17控制，從而變更2K次存取位址(2K cycle)。
進而，關於圖24所示之控制序列中之資料讀出動作時(忙碌狀態(Busy2)：read1、read2、read3)，係與上述資料 寫入動作時(忙碌狀態(Busy1)同樣。因此，省略重複之部分之詳細說明。
<作用效果>
如上述般，根據本變形例2之構成及控制動作，可至少獲得與上述(1)至(5)同樣之效果。
如上述般，於本例中，藉由第1、第2計數電路CO1、CO2對第1位址緩衝器CA1之儲存位址進行+2遞增計數，對第2位址緩衝器CA2之儲存位址進行-2遞減計數。而且，例如，若將「00」位址輸入至第1計數電路CO1，將「MAX」位址輸入至第2計數電路CO2，則於記憶胞陣列22中，能夠以交叉之方式對記憶胞進行存取。
如此，亦可視需要而如本例般，改變第1、第2位址緩衝器CA1、CA2之遞增計數之方法。
[變形例3(運算電路進行+2K計數運算之一例)]
其次，使用圖28至圖29說明變形例3之半導體記憶裝置及其控制方法。本實施形態係關於運算器CAL1於頁面大小為2K位元組時，進行1K位元組加法運算之一例者。於該說明中，省略與上述第1實施形態重複之部分之詳細說明。
<構成例>
首先，使用圖28說明變形例3之半導體記憶裝置之構成例。
如圖所示，本例之半導體記憶裝置於運算器CAL1進行1K位元組加法運算方面與上述第1實施形態不同。換言 之，本例係關於如下一例：位址緩衝器處於利用第1位址緩衝器CA1之一、藉由運算器生成相當於第2位址緩衝器之位址之形態，第1位址緩衝器CA1包括具有+2之遞增計數功能之計數電路CO1，運算器CAL1於頁面大小為2K位元組時，進行1K位元組加法運算。
<控制動作>
其次，使用圖29及圖30說明依照本例之半導體記憶裝置的控制序列之控制動作。於該說明中，列舉圖29所示之控制序列中之資料寫入動作時(忙碌狀態(Busy1)：pgm1為一例進行說明。另外，省略與上述重複之部分之詳細說明。
忙碌狀態(Busy1)：pgm1
此時對記憶胞之存取狀態如圖30所示。
如圖所示，此時，藉由第1計數電路CO1、及運算器CAL1之1K位元組之加法運算，第1位址緩衝器CA1中所儲存之位址及利用運算器CAL而得之位址分別被進行+2、+2計數。因此，例如，上側(upper)自胞陣列22之左端朝中央、下側(lower)自胞陣列22之中央朝右側而向記憶胞進行存取。
如上述般，根據本變形例3之構成及控制動作，可至少獲得與上述(1)至(5)同樣之效果。進而，可視需要而如本例般，使用如本例之構成及控制動作。
[變形例4(運算器進行所有位元反轉之一例)]
其次，使用圖31至圖33說明變形例4之半導體記憶裝置及其控制方法。本實施形態係關於運算器CAL1對第1位址 之所有位元進行反轉運算之一例者。於該說明中，省略與上述第1實施形態重複之部分之詳細說明。
<構成例>
首先，使用圖31說明變形例3之半導體記憶裝置之構成例。
如圖所示，本例之半導體記憶裝置在運算器CAL1進行所有位元反轉運算方面與上述第1實施形態不同。換言之，本例係如下一例：第1位址緩衝器CA1具有+2之遞增計數功能，且藉由利用運算器CAL1使第1位址反轉而實質上具有-2之遞減計數功能。
<控制動作>
其次，使用圖32及圖33說明依照本例之半導體記憶裝置的控制序列之控制動作。於該說明中，列舉圖32所示之控制序列中之資料寫入動作時(忙碌狀態(Busy1)：pgm1)為一例進行說明。另外，省略與上述重複之部分之詳細說明。
忙碌狀態(Busy1)：pgm1
此時對記憶胞之存取狀態如圖33所示。
如圖所示，此時，藉由第1計數電路CO1、及運算器CAL1之所有位元反轉運算，第1位址緩衝器CA1中所儲存之位址及利用運算器CAL而得之位址分別被進行+2、-2計數。因此，例如，上側(upper)自胞陣列22之左端朝中央、下側(lower)於相反方向上自胞陣列22之右側朝中央而向記憶胞進行存取。
如上述般，根據該變形例4之構成及控制動作，可至少 獲得與上述(1)至(5)同樣之效果。進而，可視需要而如本例般，使用如本例之構成及控制動作。
[比較例(NAND型快閃記憶體)]
其次，為與上述第1、第2實施形態之半導體記憶裝置及其控制方法進行比較，而使用圖34至圖36說明比較例之半導體記憶裝置及其控制方法。該比較例係關於NAND型快閃記憶體之一例。於該說明中，省略與上述第1實施形態重複之部分之詳細說明。
<整體構成例>
如圖34所示，本比較例之NAND型快閃記憶體包括記憶胞陣列100、列解碼器111、行選通器112、感測放大器113、位址緩衝器114-1、指令緩衝器114-2、熔絲用暫存器115、電源接通重置電路116、控制電路117、電壓生成電路118、及輸入輸出緩衝器119。
<記憶胞陣列100之構成例>
如圖35所示，記憶胞陣列100包括包含複數個區塊(Block 1、Block 2、...、Block n)之胞陣列122、感測放大器112-1、112-2、及行選通器113-1、113-2。
如圖所示，於BL方向上，感測放大器112-1、112-2、及行選通器113-1、113-2之配置位置係與上述實施形態相反。即，於本比較例中，感測放大器112-1、112-2係配置於更接近胞陣列122之位置處。感測放大器112-1、112-2僅設置位元線數之一半或相同數量。
進而，亦在如下方面不同：由位址緩衝器進行之對所需 之行之選擇係於感測放大器112-1、112-2與IO匯流排(未圖示)之間。如此，本比較例之NAND型快閃記憶體中，位元線BL與感測放大器112-1、112-2為1對1對應。相對於此，於上述實施形態之ReRAM(非揮發性隨機存取記憶體)中並非為1對1對應，而成為感測放大器12-1、12-2之數量非常少者。
再者，雖省略圖示，但於本比較例之NAND型快閃記憶體中，位址緩衝器為1個，配置於記憶胞區域(CORE)與周邊區域之間之位址匯流排亦為1個。
<區塊Block之構成例>
其次，使用圖36說明本比較例之區塊之構成例。此處，列舉圖35中之1個區塊(Block 1)為例進行說明。此處，NAND型快閃記憶體之刪除動作係利用其區塊單位來批次進行。因此，區塊係刪除單位。
區塊Block 1包括配置於字元線方向上之複數個記憶胞單元MU、及用以選擇記憶胞單元MU之選擇電晶體S3、S4。
記憶胞單元MU包括電流路徑串聯連接之32個記憶胞電晶體MT。選擇電晶體S3之電流路徑之一端連接於記憶胞單元MU之電流路徑之一端。選擇電晶體S4之電流路徑之一端連接於記憶胞單元MU之電流路徑之另一端。於本例中，記憶胞單元MU包括32個記憶胞MT，但只要包括2個以上記憶胞即可，並不特別限定於32個。
NAND型快閃記憶體之讀出動作及寫入動作係以針對每條字元線WL0~WL31而設置之頁面(PAGE)單位而批次進 行。因此，頁面係讀出及寫入單位。
選擇電晶體S3之電流路徑之另一端連接於源極線SL。選擇電晶體S4之電流路徑之另一端連接於位元線BL。
字元線WL於字元線方向上延伸，且共通連接於字元線方向上之複數個記憶胞電晶體MT之控制電極CG。選擇閘極線SGS於字元線方向上延伸，且共通連接於字元線方向上之複數個選擇電晶體S2之閘極電極。選擇閘極線SGD亦於字元線方向上延伸，且共通連接於字元線方向上之複數個選擇電晶體S1之閘極電極。
對於熟習此項技術者而言將容易發生額外優點及修改。因此，本發明之更廣闊態樣不限於本文中所展示並描述之特定細節及代表性實施例。因此，可在不脫離如由附加申請專利範圍及其等效物所界定之本發明之概念的精神或範疇的情況下作出各種修改。
10、100‧‧‧記憶胞陣列
10-1、10-2‧‧‧記憶胞陣列區域
10-3‧‧‧ROM Fuse陣列區域
10(d)‧‧‧第1層記憶胞陣列
10(u)‧‧‧第2層記憶胞陣列
11、111‧‧‧列解碼器
12、12-1、12-2、112、113-1、113-2‧‧‧行選通器
13、13-1、13-2、112-1、112-2、113‧‧‧感測放大器
14-1、114-1‧‧‧位址緩衝器
14-2、114-2‧‧‧指令緩衝器
15、115‧‧‧熔絲用暫存器
16、116‧‧‧電源接通重置電路
17、117‧‧‧控制電路
18、118‧‧‧電壓生成電路
19、119‧‧‧輸入輸出緩衝器
20-1‧‧‧PAD區域
20-2‧‧‧周邊區域
20-3‧‧‧記憶胞區域
21‧‧‧MAT
22、122‧‧‧胞陣列
25‧‧‧周邊電路
26-1、26-2‧‧‧胞陣列周邊區域
27‧‧‧胞陣列區域
30‧‧‧記錄層
31‧‧‧加熱層
32‧‧‧保護層
33‧‧‧可變電阻元件
34‧‧‧二極體
35‧‧‧半導體基板
40‧‧‧資料輸入輸出電路
41‧‧‧輸出緩衝器
42‧‧‧資料輸出電路
43‧‧‧輸入緩衝器
44‧‧‧資料載入電路
45‧‧‧NOR電路
46‧‧‧反相器
48‧‧‧2COL控制電路
49-1‧‧‧資料輸出切換控制電路
49-2‧‧‧資料載入切換控制電路
50‧‧‧電流鏡電路
BL、BLj-1~BLj+1‧‧‧位元線
CA‧‧‧行位址
CA1‧‧‧第1位址緩衝器
CA2‧‧‧第2位址緩衝器
CAL‧‧‧第2位址匯流排
CAL1‧‧‧運算器
CAU‧‧‧第1位址匯流排
CA_MODE‧‧‧控制訊號
CYC_2ND‧‧‧輸出
CG‧‧‧控制電極
CO1‧‧‧第1計數電路
CO2‧‧‧第2計數電路
DATA_OUT_2ND‧‧‧訊號
DATA_LOAD_2ND‧‧‧訊號
DB_L、DB_U、DOUT‧‧‧資料匯流排
DB_L_IN、DB_U_IN‧‧‧輸入匯流排
DB_L_OUT、DB_U_OUT‧‧‧輸出匯流排
DIN‧‧‧資料輸入匯流排
I1‧‧‧電流源
IN1、IN2、IN3‧‧‧反相器
IREF‧‧‧參照電流
L1‧‧‧閂鎖電路
LS1、LS2‧‧‧位準偏移電路
MT‧‧‧記憶胞
MU‧‧‧記憶胞單元
MU1‧‧‧多工器
N0、N1、N2、P0、P1、P2、P3、P4‧‧‧電晶體
NA1‧‧‧NAND電路
OP1‧‧‧運算放大器
PGMDATA‧‧‧寫入資料匯流排
Ri-1~Ri+1‧‧‧選擇訊號
RSW‧‧‧MOS電晶體
S3、S4‧‧‧選擇電晶體
SGD、SGS‧‧‧選擇閘極線
SL‧‧‧源極線
VCLAMP‧‧‧電壓
VPP‧‧‧內部電源電壓
VREF‧‧‧參照電壓
VSET‧‧‧設定電壓
VSS‧‧‧基準電壓電源
WL0~WL31、WLi-1~WLi+1、WL(d)i-1~WL(d)i+1、WL(u)i-1~WL(u)i+1‧‧‧字元線
圖1係表示本發明之第1實施形態之半導體記憶裝置之整體構成之圖；圖2係表示圖1中之記憶胞陣列之平面圖；圖3係表示圖2中之胞陣列之等效電路圖；圖4係表示圖3中之記憶胞之剖面圖；圖5係表示記憶胞陣列之三維結構之立體圖；圖6係表示第1實施形態之資料輸入輸出電路及1MAT之圖；圖7係表示第1實施形態之行選通器之等效電路圖； 圖8係表示第1實施形態之感測放大器之等效電路圖；圖9係表示第1實施形態之半導體記憶裝置之控制序列之圖；圖10係表示第1實施形態之半導體記憶裝置之正常模式之控制序列之圖；圖11係表示第1實施形態之半導體記憶裝置之2Column模式(1)之控制序列之圖；圖12係表示第1實施形態之半導體記憶裝置之2Column模式(2)之控制序列之圖；圖13係表示第1實施形態之半導體記憶裝置之2Column模式(3)之控制序列之圖；圖14係表示第2實施形態之資料輸入輸出電路及1MAT之圖；圖15係表示第2實施形態之半導體記憶裝置之控制序列(1)之圖；圖16係表示第2實施形態之半導體記憶裝置之控制序列(2)之圖；圖17係表示變形例1之資料輸入輸出電路及1MAT之圖；圖18係表示變形例1之半導體記憶裝置之控制序列之圖；圖19係表示該圖中之忙碌狀態下之對記憶胞之一存取狀態之圖；圖20係表示圖19中之忙碌狀態下之對記憶胞之一存取狀態之圖； 圖21係表示圖19中之忙碌狀態下之對記憶胞之一存取狀態之圖；圖22係表示圖19中之忙碌狀態下之對記憶胞之一存取狀態之圖；圖23係表示變形例2之資料輸入輸出電路及1MAT之圖；圖24係表示變形例2之半導體記憶裝置之控制序列之圖；圖25係表示圖24中之忙碌狀態下之對記憶胞之一存取狀態之圖；圖26係表示圖24中之忙碌狀態下之對記憶胞之一存取狀態之圖；圖27係表示圖24中之忙碌狀態下之對記憶胞之一存取狀態之圖；圖28係表示變形例3之資料輸入輸出電路及1MAT之圖；圖29係表示變形例3之半導體記憶裝置之控制序列之圖；圖30係表示圖29中之忙碌狀態下之對記憶胞之一存取狀態之圖；圖31係表示變形例4之資料輸入輸出電路及1MAT之圖；圖32係表示變形例4之半導體記憶裝置之控制序列之圖；圖33係表示圖32中之忙碌狀態下之對記憶胞之一存取狀態之圖；圖34係表示比較例之半導體記憶裝置(NAND型快閃記憶 體)之整體構成之圖；圖35係表示比較例之半導體記憶裝置之記憶胞陣列之圖；及圖36係表示圖35中之一區塊之等效電路圖。
12-1、12-2‧‧‧行選通器
13-1、13-2‧‧‧感測放大器
20-2‧‧‧周邊區域
20-3‧‧‧記憶胞區域
22‧‧‧單元陣列
40‧‧‧資料輸入輸出電路
41‧‧‧輸出緩衝器
42‧‧‧資料輸出電路
43‧‧‧輸入緩衝器
44‧‧‧資料載入電路
45‧‧‧NOR電路
46‧‧‧反相器
48‧‧‧2COL控制電路
49-1‧‧‧資料輸出切換控制電路
49-2‧‧‧資料載入切換控制電路
CA1‧‧‧第1位址緩衝器
CA2‧‧‧第2位址緩衝器
CAL‧‧‧第2位址匯流排
CAU‧‧‧第1位址匯流排
CA_MODE‧‧‧控制訊號
CYC_2ND‧‧‧輸出
DATA_OUT_2ND‧‧‧訊號
DATA_LOAD_2ND‧‧‧訊號
DB_L、DB_U、DOUT‧‧‧資料匯流排
DB_L_IN、DB_U_IN‧‧‧輸入匯流排
DB_L_OUT、DB_U_OUT‧‧‧輸出匯流排
DIN‧‧‧資料輸入匯流排
MU1‧‧‧多工器
PGMDATA‧‧‧寫入資料匯流排

Claims (16)

  1. 一種半導體記憶裝置，其包括：複數個記憶胞陣列，其係分別包括複數個記憶胞，且積層於半導體基板上以形成三維結構；及資料輸入輸出電路，其係包括：儲存上述複數個記憶胞之第1、第2位址之第1、第2位址緩衝器，及於資料之輸入輸出時進行控制以將上述第1、第2位址分時輸出至第1、第2位址匯流排之控制電路；且上述記憶胞陣列更包括：第1、第2感測放大器，其係電性連接於第1、第2資料匯流排；及第1、第2行選通器，其係對上述第1、第2位址進行解碼；上述資料輸入輸出電路更包括：第1、第2位址匯流排，其係分別連接於上述第1、第2感測放大器；多工器，其係根據來自上述控制電路之控制訊號，將上述第1、第2位址緩衝器中所保持之行位址選擇地輸出至上述第1、第2位址匯流排中之一者；及輸入緩衝器，其係連接於上述第1、第2位址緩衝器及上述第1、第2位址匯流排。
  2. 如請求項1之半導體記憶裝置，其中半導體記憶裝置係適用符合NAND型快閃記憶體之介面。
  3. 如請求項1之半導體記憶裝置，其中上述第1、第2位址緩衝器更包括將第1、第2位址進行加1遞增計數之第1、第2計數電路。
  4. 如請求項1之半導體記憶裝置，其中上述資料輸入輸出電路更包括：資料輸出電路，其輸入係連接於上述第1、第2位址匯流排，根據外部讀出訊號之週期數輸出讀出資料；及輸出緩衝器，其輸入係連接於上述資料輸出電路之輸出，且在接受上述外部讀出訊號時，將讀出資料輸出至外部。
  5. 如請求項1之半導體記憶裝置，其中上述記憶胞包括：可變電阻元件，其電流路徑之一端連接於位元線；及二極體，其陰極連接於上述可變電阻元件之電流路徑之另一端，其陽極連接於字元線。
  6. 一種半導體記憶裝置，其包括：複數個記憶胞陣列，其係分別包括複數個記憶胞，且積層於半導體基板上以形成三維結構；及資料輸入輸出電路，其係包括：儲存上述複數個記憶胞之第1位址之第1位址緩衝器；根據特定之運算式自上述第1位址決定第2位址之運算器；及於資料之輸入輸出時進行控制以將上述第1、第2位址分時輸出至第1、第2位址匯流排之控制電路。
  7. 如請求項6之半導體記憶裝置，其中上述記憶胞陣列更包括： 第1、第2感測放大器，其係電性連接於第1、第2資料匯流排；及第1、第2行選通器，其係對上述第1、第2位址進行解碼。
  8. 如請求項6之半導體記憶裝置，其中半導體記憶裝置係適用符合NAND型快閃記憶體之介面。
  9. 如請求項6之半導體記憶裝置，其中上述資料輸入輸出電路更包括儲存上述第2位址之第2位址緩衝器；且其中上述第1、第2位址緩衝器更包括將第1、第2位址進行加1遞增計數之第1、第2計數電路。
  10. 如請求項7之半導體記憶裝置，其中上述資料輸入輸出電路更包括：第1、第2位址匯流排，其係分別連接於上述第1、第2感測放大器；多工器，其係根據來自上述控制電路之控制訊號，將上述第1位址緩衝器、第2位址緩衝器中所保持之行位址選擇地輸出至上述第1、第2位址匯流排中之一者；及輸入緩衝器，其係連接於上述第1、第2位址緩衝器及上述第1、第2位址匯流排。
  11. 如請求項7之半導體記憶裝置，其中上述資料輸入輸出電路更包括：資料輸出電路，其輸入係連接於上述第1、第2位址匯 流排，根據外部讀出訊號之週期數輸出讀出資料；及輸出緩衝器，其輸入係連接於上述資料輸出電路之輸出，且在接受上述外部讀出訊號時，將讀出資料輸出至外部。
  12. 如請求項6之半導體記憶裝置，其中上述記憶胞包括：可變電阻元件，其電流路徑之一端連接於位元線；及二極體，其陰極連接於上述可變電阻元件之電流路徑之另一端，其陽極連接於字元線。
  13. 一種半導體記憶裝置之控制方法，該半導體記憶裝置包括複數個記憶胞陣列，該複數個記憶胞陣列分別包括複數個記憶胞且積層於半導體基板上以形成三維結構；該控制方法係以如下方式控制序列：於上述記憶胞之資料寫入動作時，以輸入第1輸入指令、第1位址、第1資料為第1單位，以輸入第2輸入指令、第2位址、第2資料為第2單位，於被輸入寫入指令後，藉由資料輸入輸出電路將資料寫入至上述記憶胞陣列中之一者之上述複數個記憶胞中；其中上述記憶胞陣列更包括：第1、第2感測放大器，其係電性連接於第1、第2資料匯流排；及第1、第2行選通器，其係對上述第1、第2位址進行解碼；其中上述資料輸入輸出電路更包括： 第1、第2位址匯流排，其係分別連接於上述第1、第2感測放大器；多工器，其係根據來自控制電路之控制訊號，將第1、第2位址緩衝器中所保持之行位址選擇地輸出至上述第1、第2位址匯流排中之一者；及輸入緩衝器，其係連接於上述第1、第2位址緩衝器及上述第1、第2位址匯流排。
  14. 如請求項13之半導體記憶裝置之控制方法，其中半導體記憶裝置係適用符合NAND型快閃記憶體之介面。
  15. 如請求項13之半導體記憶裝置之控制方法，其中上述第1、第2位址緩衝器更包括將第1、第2位址進行加1遞增計數之第1、第2計數電路。
  16. 如請求項13之半導體記憶裝置之控制方法，其中上述資料輸入輸出電路更包括：資料輸出電路，其輸入係連接於上述第1、第2位址匯流排，根據外部讀出訊號之週期數輸出讀出資料；及輸出緩衝器，其輸入係連接於上述資料輸出電路之輸出，且在接受上述外部讀出訊號時，將讀出資料輸出至外部。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4901930B2 (ja) * 2009-09-17 2012-03-21 株式会社東芝 不揮発性半導体記憶装置とその製造方法
US8638615B2 (en) * 2011-12-14 2014-01-28 Kabushiki Kaisha Toshiba Semiconductor storage device, host controlling the same, and memory system including the semiconductor storage device and the host
US8987699B2 (en) * 2013-01-18 2015-03-24 Macronix International Co., Ltd. Conductive bridge resistive memory device and method of manufacturing the same
US9711225B2 (en) * 2013-10-16 2017-07-18 Sandisk Technologies Llc Regrouping and skipping cycles in non-volatile memory
JP5807103B2 (ja) * 2014-09-18 2015-11-10 株式会社日立製作所 半導体装置
US9564215B2 (en) 2015-02-11 2017-02-07 Sandisk Technologies Llc Independent sense amplifier addressing and quota sharing in non-volatile memory

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01223542A (ja) * 1988-03-02 1989-09-06 Mitsubishi Electric Corp Ｒｏｍ切りシステム
US20020093862A1 (en) * 2001-01-17 2002-07-18 Nec Corporation Semiconductor memory device for reducing number of input cycles for inputting test pattern
US20040085850A1 (en) * 2002-10-31 2004-05-06 Kabushiki Kaisha Toshiba Semiconductor memory capable of performing high-speed processing
US20060023554A1 (en) * 2004-07-30 2006-02-02 Renesas Technology Corp. Nonvolatile memory apparatus
JP2006127623A (ja) * 2004-10-28 2006-05-18 Sony Corp 半導体記憶装置とそのアクセス方法
US20080025085A1 (en) * 2006-07-31 2008-01-31 Scheuerlein Roy E Memory array incorporating two data busses for memory array block selection
US20080025134A1 (en) * 2006-07-31 2008-01-31 Scheuerlein Roy E Method for using two data busses for memory array block selection
WO2008016950A2 (en) * 2006-07-31 2008-02-07 Sandisk 3D Llc Method and apparatus for memory array incorporating two data busses for memory array block selection
US20080055958A1 (en) * 2004-05-25 2008-03-06 Hitachi, Ltd. Semiconductor memory device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5652723A (en) * 1991-04-18 1997-07-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device
US6735685B1 (en) * 1992-09-29 2004-05-11 Seiko Epson Corporation System and method for handling load and/or store operations in a superscalar microprocessor
JPH07226076A (ja) * 1994-02-07 1995-08-22 Hitachi Ltd 半導体記憶装置
JP3567043B2 (ja) 1996-03-07 2004-09-15 株式会社ルネサステクノロジ 半導体記憶装置
US5877780A (en) * 1996-08-08 1999-03-02 Lu; Hsuehchung Shelton Semiconductor chip having multiple independent memory sections, at least one of which includes simultaneously accessible arrays
JPH11185478A (ja) 1997-12-22 1999-07-09 Sanyo Electric Co Ltd メモリ素子、ロジック回路およびデータ処理装置
JP2008033379A (ja) * 2004-11-10 2008-02-14 Matsushita Electric Ind Co Ltd 不揮発性記憶装置
US20080239932A1 (en) 2007-03-30 2008-10-02 Kabushiki Kaisha Toshiba Information recording and reproducing apparatus
JP4792008B2 (ja) 2007-03-30 2011-10-12 株式会社東芝 情報記録再生装置
JP2008276904A (ja) 2007-03-30 2008-11-13 Toshiba Corp 情報記録再生装置
JP4856208B2 (ja) * 2009-03-30 2012-01-18 株式会社東芝 半導体装置

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01223542A (ja) * 1988-03-02 1989-09-06 Mitsubishi Electric Corp Ｒｏｍ切りシステム
US20020093862A1 (en) * 2001-01-17 2002-07-18 Nec Corporation Semiconductor memory device for reducing number of input cycles for inputting test pattern
US20040085850A1 (en) * 2002-10-31 2004-05-06 Kabushiki Kaisha Toshiba Semiconductor memory capable of performing high-speed processing
US20080055958A1 (en) * 2004-05-25 2008-03-06 Hitachi, Ltd. Semiconductor memory device
US20060023554A1 (en) * 2004-07-30 2006-02-02 Renesas Technology Corp. Nonvolatile memory apparatus
JP2006040497A (ja) * 2004-07-30 2006-02-09 Renesas Technology Corp 半導体記憶装置、不揮発性半導体記憶装置
JP2006127623A (ja) * 2004-10-28 2006-05-18 Sony Corp 半導体記憶装置とそのアクセス方法
US20080025085A1 (en) * 2006-07-31 2008-01-31 Scheuerlein Roy E Memory array incorporating two data busses for memory array block selection
US20080025134A1 (en) * 2006-07-31 2008-01-31 Scheuerlein Roy E Method for using two data busses for memory array block selection
WO2008016950A2 (en) * 2006-07-31 2008-02-07 Sandisk 3D Llc Method and apparatus for memory array incorporating two data busses for memory array block selection

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