TWI452689B - 非揮發性記憶體元件及其陣列 - Google Patents

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非揮發性記憶體元件及其陣列
本發明是有關於一種電子元件及其陣列，且特別是有關於一種非揮發性記憶體元件及其陣列。
近來，電阻式隨機存取記憶體(Resistive Random Access Memory，RRAM)因其簡易的交錯式(crossbar)陣列架構以及低溫製程等優勢，已廣泛地應用在非揮發性記憶體的技術領域。此交錯式(crossbar)陣列的架構係基於電阻切換元件(resistive-switching elements)的概念來設計，其理論上可獲得最小的晶胞尺寸(cell size) 4F2 ，其中F代表特徵尺寸(feature size)。因此，交錯式的非揮發性記憶體陣列可具有相當高的積體密度(integration density)。
圖1繪示此一晶胞尺寸的概念示意圖。在圖1中，非揮發性記憶體陣列由多條位元線BL與字元線WL所組成，兩者的交錯處(cross-point)即記憶體單元所在之處。各記憶體單元的晶胞尺寸(即其所佔的面積)約為4F2 。因此，如果要達到每平方公分1太位元組(1 terabyte/cm2 )的積體密度，則必須滿足F=5奈米的條件。在習知技術中，若各記憶體單元包括電晶體架構，則難以達到如此高的積體密度。
然而，上述交錯式的非揮發性記憶體陣列仍存在部分缺失，諸如潛洩電流(sneak current)等問題。圖2A繪示理論上非揮發性記憶體陣列中部分記憶體單元的讀取狀態示意圖。圖2B繪示實際上圖2A的記憶體單元的讀取狀態示意圖，其存在潛洩電流的問題。請參考圖2A及圖2B，就圖2A所繪示的部分記憶體單元的讀取狀態而言，被選取的字元線與位元線間被施予特定的讀取電壓來讀取位元值。在此例中，選取的字元線WL2被施予讀取電壓Vread，而選取的位元線BL2之電壓值為0。由於右下方被選取的記憶體單元係處於關閉(off)的狀態，理論上所預期的讀取電阻應為一較大的阻值，即此時對應較小的讀取電流值。然而，由於受到鄰近未被選擇的記憶體單元處於開啟(on)狀態的影響，實際在讀取時存在一潛洩電流路徑PSC 。此一路徑的存在將使得潛洩電流沿著鄰近的記憶體單元流經字元線WL2與位元線BL2，此時讀取電流值將異常地增加，進而顯著地降低讀取邊限(read margin)，導致讀取到錯誤的位元狀態。
本發明提供一種非揮發性記憶體元件及其陣列，可減少其內部的潛洩電流，以避免讀取到錯誤的位元狀態。
本發明提供一種非揮發性記憶體元件包括一第一電極、一電阻結構、一二極體結構以及一第二電極。電阻結構配置於第一電極上，包括一第一氧化層。第一氧化層配置於第一電極上。二極體結構配置於電阻結構上，包括一第一金屬層以及一第二氧化層。第一金屬層配置於第一氧化層上。第二氧化層配置於第一金屬層上。第二電極配置於二極體結構上。第一金屬層與第二電極係選用不同材料。
本發明提供一種非揮發性記憶體陣列，包括一記憶體單元陣列、多個位元線以及多個字元線。記憶體單元陣列包括多個非揮發性記憶體元件。各非揮發性記憶體元件具有一第一端與一第二端。各非揮發性記憶體元件包括一電阻結構以及一二極體結構，兩者係以層狀堆疊(vertically stacked)的方式串聯耦接在各非揮發性記憶體元件的第一端與第二端之間。各位元線作為第一電極，耦接至對應的非揮發性記憶體元件的第一端。各字元線作為第二電極，耦接至對應的非揮發性記憶體元件的第二端。非揮發性記憶體元件配置於位元線與字元線的交錯處。對各非揮發性記憶體元件而言，電阻結構包括一第一氧化層。第一氧化層配置於對應的第一電極上。二極體結構包括一第一金屬層以及一第二氧化層。第一金屬層配置於第一氧化層上。第二氧化層配置於第一金屬層上。對應的第二電極配置第二氧化層上。第一金屬層與第二電極係選用不同材料。
基於上述，在本發明之範例實施例中，非揮發性記憶體元件屬於一二極體一電阻(one diode one resistor，1D1R)的結構，其以層狀堆疊的方式串接於記憶體陣列的字元線與位元線的交錯處，以減少其內部的潛洩電流。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
本發明之範例實施例藉由增加一非線性的元件至記憶體單元中，並與其內部的電阻元件串聯來解決潛洩電流的問題。此一非線性元件例如是一單極性的(unipolar)二極體，其與單極性的電阻元件串接來增加低阻態電阻值的非線性程度，其架構在本發明之範例實施例中係以1D1R的結構作為例示說明。另外，若為了維持4F2 的最小晶胞尺寸，電阻元件與二極體元件更可以垂直堆疊的方式(vertically stacked)來達到串接的目的。因此，利於應用於高密度的非揮發性記憶體。
以下以一範例實施例與圖式來詳細描述本發明。圖3繪示本發明一實施例之非揮發性記憶體陣列的三維立體結構示意圖。圖4A繪示圖3之非揮發性記憶體元件的堆疊結構示意圖。圖4B繪示圖4A之非揮發性記憶體元件的等效電路圖。請參考圖3至圖4B，非揮發性記憶體陣列300，包括一記憶體單元陣列、多個位元線BL1-BL3以及多個字元線WL1-WL3。記憶體單元陣列包括多個非揮發性記憶體元件，分別配置於各位元線與各字元線的交錯處。
以位在位元線BL1與字元線WL1交錯處的非揮發性記憶體元件310為例，其具有一第一端N1與一第二端N2，如圖4B所示。第一端N1是非揮發性記憶體元件310與位元線BL1連接的端點，位元線BL1作為非揮發性記憶體元件310的第一電極；第二端N2是非揮發性記憶體元件310與字元線WL1連接的端點，字元線WL1作為非揮發性記憶體元件310的第二電極。其他的非揮發性記憶體元件與其位元線及字元線的耦接關係當可以此類推，在此不再贅述。因此，在本實施例中，位元線BL1-BL3與字元線WL1-WL3係分別耦接至對應的非揮發性記憶體元件的第一端N1及第二端N2。在圖3中，非揮發性記憶體陣列300的位元線BL1-BL3、字元線WL1-WL3及非揮發性記憶體元件310的數量僅用以例示說明，本發明並不限於此。
另一方面，在圖4A中，非揮發性記憶體元件310包括一電阻結構R以及一二極體結構D，兩者係以層狀堆疊的方式串聯耦接在非揮發性記憶體元件310的第一端N1與第二端N2之間。在本實施例中，電阻結構R包括一第一氧化層312。第一氧化層312配置於作為第一電極的位元線BL1上。其中，第一電極的材料例如是金屬Pt；第一氧化層312的材料例如是選自下列氧化物其中之一：NiO、TiO2 、HfO、HfO2 、ZrO、ZrO2 、Ta2 O5 、ZnO、WO3 、CoO及Nb2 O5 。
從另一觀點來看，第一電極及電阻結構係作為非揮發性記憶體元件310的電阻切換元件。第一氧化層312為非揮發性記憶體元件310的資料儲存層。
在本實施例中，二極體結構D堆疊在電阻結構R上，其包括一第一金屬層316以及一第二氧化層318。第一金屬層316配置於第一氧化層312上。第二氧化層318配置於第一金屬層316上。作為第二電極的字元線WL1配置於第二氧化層318上。值得一提的是，第一金屬層316與第二電極係選用不同材料。其中，第一金屬層316的材料例如是金屬Ti；第二電極的材料例如是金屬Pt；第二氧化層318的材料例如是選自下列氧化物其中之一：NiO、HfO、HfO2 、ZrO、ZrO2 、Ta2 O5 、ZnO、WO3 、CoO及Nb2 O5 。此外，本實施例之電阻結構R更可選擇性地包括一第二金屬層314。第二金屬層314配置於第一氧化層312上，其材料例如是金屬Ni。其中，第一金屬層316配置於第二金屬層314上。
從另一觀點來看，第二電極、第二氧化層318及第一金屬層316三者係形成非揮發性記憶體元件310的金屬-絕緣體-金屬(Metal-insulator-metal，MIM)二極體。第二氧化層318與第一金屬層316兩者作為二極體的p-n接面，用以抑制非揮發性記憶體陣列300內部的潛洩電流，此點將稍後進行說明。
以下說明本發明之範例實施例的非揮發性記憶體元件如何避免其陣列內部產生潛洩電流。
圖5繪示本發明一實施例之非揮發性記憶體陣列中部分記憶體單元的讀取狀態示意圖。請參考圖5，本實施例之非揮發性記憶體陣列500，其各記憶體元件的層狀堆疊結構如圖4A所示。在圖5中，位在字元線與位元線交錯處的各非揮發性記憶體元件包括一MIM二極體，其搭配電阻切換元件，串聯耦接在字元線與位元線之間。各二極體的陽極耦接至各自的字元線，而陰極耦接至各自的位元線。
在本實施例中，選取的字元線WL2被施予讀取電壓Vread，而選取的位元線BL2之電壓值為0。在實際讀取時，左上方的非揮發性記憶體元件之MIM二極體係一單極性的二極體，其作用可阻斷在讀取時存在的潛洩電流路徑，使潛洩電流無法沿著鄰近非揮發性記憶體元件510的記憶體單元流經字元線WL2與位元線BL2。因此，相較於習知技術，讀取電流值不會受到潛洩電流的影響，進而可避免錯誤的位元狀態被讀取。應注意的是，圖5所繪示的記憶體單元的讀取狀態僅用以例示說明，本發明並不限於此。在非揮發性記憶體陣列的其他讀取狀態中，由於各記憶體元件均包括一單極性的MIM二極體，其阻斷潛洩電流路徑的原理當可以此類推，在此便不再贅述。
綜上所述，在本發明之範例實施例中，非揮發性記憶體陣列包括1D1R的記憶體元件結構，其以層狀堆疊的方式串接於記憶體陣列的字元線與位元線的交錯處，以減少其內部的潛洩電流。另外，電阻元件與二極體元件係以垂直堆疊的方式為之，可維持較小的晶胞尺寸。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
300．．．非揮發性記憶體陣列
310、510．．．非揮發性記憶體元件
312．．．第一氧化層
314．．．第二金屬層
316．．．第一金屬層
318．．．第二氧化層
BL、BL1、BL2、BL3．．．位元線
WL、WL1、WL2、WL3．．．字元線
F．．．特徵尺寸
Vread．．．讀取電壓
PSC ．．．潛洩電流路徑
N1．．．非揮發性記憶體元件的第一端
N2．．．非揮發性記憶體元件的第二端
R．．．電阻結構
D．．．二極體結構
圖1繪示非揮發性記憶體陣列的晶胞尺寸的概念示意圖。
圖2A繪示理論上非揮發性記憶體陣列中部分記憶體單元的讀取狀態示意圖。
圖2B繪示實際上圖2A的記憶體單元的讀取狀態示意圖。
圖3繪示本發明一實施例之非揮發性記憶體陣列的三維立體結構示意圖。
圖4A繪示圖3之非揮發性記憶體元件的堆疊結構示意圖。
圖4B繪示圖4A之非揮發性記憶體元件的等效電路圖。
圖5繪示本發明一實施例之非揮發性記憶體陣列中部分記憶體單元的讀取狀態示意圖。
310．．．非揮發性記憶體元件
312．．．第一氧化層
314．．．第二金屬層
316．．．第一金屬層
318．．．第二氧化層
BL1．．．位元線
WL1．．．字元線
R．．．電阻結構
D．．．二極體結構

Claims (8)

  1. 一種非揮發性記憶體元件，包括：一第一電極；一電阻結構，配置於該第一電極上，包括：一第一氧化層，配置於該第一電極上；一二極體結構，配置於該電阻結構上，包括：一第一金屬層，配置於該第一氧化層上；以及一第二氧化層，配置於該第一金屬層上；以及一第二電極，配置於該二極體結構上，其中該第一金屬層與該第二電極係選用不同材料，且該電阻結構更包括：一第二金屬層，配置於該第一氧化層上，其中該二極體結構的該第一金屬層直接配置於該電阻結構的該第二金屬層上。
  2. 如申請專利範圍第1項所述之非揮發性記憶體元件，其中該第一金屬層與該第二金屬層係選用不同材料。
  3. 如申請專利範圍第1項所述之非揮發性記憶體元件，其中該第一金屬層與該第二金屬層係選用相同材料。
  4. 如申請專利範圍第1項所述之非揮發性記憶體元件，其中該第一氧化層作為該非揮發性記憶體元件的資料儲存層，其材料係選自下列氧化物其中之一：NiO、TiO2 、HfO、HfO2 、ZrO、ZrO2 、Ta2 O5 、ZnO、WO3 、CoO及Nb2 O5 ，該第二氧化層的材料係選自下列氧化物其中之一：NiO、TiO2 、HfO、HfO2 、ZrO、ZrO2 、Ta2 O5 、ZnO、WO3 、CoO 及Nb2 O5 。
  5. 一種非揮發性記憶體陣列，包括：一記憶體單元陣列，包括多個非揮發性記憶體元件，各該非揮發性記憶體元件具有一第一端與一第二端，各該非揮發性記憶體元件包括一一電阻結構以及一二極體結構，兩者係以層狀堆疊的方式串聯耦接在各該非揮發性記憶體元件的該第一端與該第二端之間；多個位元線，各該位元線作為一第一電極，耦接至對應的該些非揮發性記憶體元件的該些第一端；以及多個字元線，各該字元線作為一第二電極，耦接至對應的該些非揮發性記憶體元件的該些第二端，其中該些非揮發性記憶體元件配置於該些位元線與該些字元線的交錯處，其中對各該非揮發性記憶體元件而言，該電阻結構包括一第一氧化層，該第一氧化層配置於對應的該第一電極上；以及該二極體結構包括一第一金屬層以及一第二氧化層，該第一金屬層配置於該第一氧化層上，該第二氧化層配置於該第一金屬層上，對應的該第二電極配置該第二氧化層上，其中該第一金屬層與該第二電極係選用不同材料，其中對各該非揮發性記憶體元件而言，該電阻結構更包括一第二金屬層，配置於該第一氧化層上，且該二極體結構的該第一金屬層直接配置於該電阻結構的該第二金屬層上。
  6. 如申請專利範圍第5項所述之非揮發性記憶體陣 列，其中對各該非揮發性記憶體元件而言，該第一金屬層與該第二金屬層係選用不同材料。
  7. 如申請專利範圍第5項所述之非揮發性記憶體陣列，其中對各該非揮發性記憶體元件而言，該第一金屬層與該第二金屬層係選用相同材料。
  8. 如申請專利範圍第5項所述之非揮發性記憶體陣列，其中對各該非揮發性記憶體元件而言，該第一氧化層作為該非揮發性記憶體元件的資料儲存層，其材料係選自下列氧化物其中之一：NiO、TiO2 、HfO、HfO2 、ZrO、ZrO2 、Ta2 O5 、ZnO、WO3 、CoO及Nb2 O5 ，該第二氧化層的材料係選自下列氧化物其中之一：NiO、TiO2 、HfO、HfO2 、ZrO、ZrO2 、Ta2 O5 、ZnO、WO3 、CoO及Nb2 O5 。
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