KR100647218B1 - 고집적 상변화 메모리 셀 어레이 및 이를 포함하는 상변화메모리 소자 - Google Patents

고집적 상변화 메모리 셀 어레이 및 이를 포함하는 상변화메모리 소자 Download PDF

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Abstract

본 발명은 상변화 메모리 소자에 관한 것으로, 보다 상세하게는 고집적도 메모리 소자 구현에 적합한 상변화 메모리 셀 어레이 및 메모리 소자에 관한 것이다. 본 발명은 각각 공통 드레인을 갖는 한 쌍의 액세스 트랜지스터를 포함하며, 반도체 기판상의 인접 위치에 형성되는 제1 액세스 트랜지스터쌍 및 제2 액세스 트랜지스터쌍, 상기 각각의 액세스 트랜지스터의 소오스 영역상에 형성되는 상변화 저항 소자 및 상기 제1 액세스 트랜지스터쌍의 공통 드레인과 상기 제2 액세스 트랜지스터쌍의 공통 드레인을 전기적으로 접속하기 위해 상기 공통 드레인과 동일 평면상에 형성되는 반도체 영역을 포함하는 상변화 메모리 셀 어레이를 제공한다. 본 발명의 메모리 셀 어레이 및 소자는 고집적 반도체 장치의 구현에 적합하며, 콘택 형성에 필요한 충분한 공정 마진을 확보하여 콘택 형성 공정의 신뢰성을 높일 수 있다.
고집적, 상변화 메모리 소자, 공통 드레인, 메모리 셀 어레이

Description

고집적 상변화 메모리 셀 어레이 및 이를 포함하는 상변화 메모리 소자{HIGH DENSITY MEMORY CELL ARRAY AND SEMICONDUCTOR DEVICES COMPRISING THE SAME}
도 1a는 상변화 메모리에 사용되는 상변화 저항 소자의 전기적 특성을 이용한 디지털 데이터 저장 기구를 설명하기 위한 도면이다.
도 1b는 임계 리셋 전류 펄스 값으로 정규화 된 전류 펄스에 따른 상변화 저항 소자의 저항 변화 추이를 나타내는 그래프이다.
도 2는 상변화 저항 소자를 사용한 종래의 메모리 단위 셀의 등가 회로도이다.
도 3은 반도체 기판상에 형성된 상변화 메모리 소자의 단면 구조를 도시한 도면이다.
도 4는 본 발명의 실시예에 따른 상변화 메모리 소자를 구성하는 단위 셀에 대한 등가 회로도이다.
도 5는 본 발명의 배치된 메모리 셀 어레이의 블록도이다.
도 6은 2개의 단위 셀을 레이아웃 단위로 한 본 발명의 표준 셀(DC)의 등가 회로를 도시한 도면이다.
도 7은 도 5의 메모리 셀 어레이 구조를 도 6의 표준 셀의 관점에서 재구성 한 블록도이다.
도 8은 반도체 기판상에 형성되는 본 발명의 메모리 셀 어레이의 평면도를 도시한 도면이다.
도 9는 상기 표준 셀의 단면 구조를 보여주기 위해 도 8의 메모리 셀 어레이를 제1 활성 영역을 중심으로 A-A' 방향으로 절단한 단면도이다.
도 10은 본 발명의 메모리 셀 어레이의 다른 실시예로서, 감지 증폭기가 어레이 내의 인접한 두 비트라인을 구동하는 폴디드 비트 라인(folded bit line) 아키텍쳐를 기반으로 한 메모리 셀 어레이의 평면도를 도시한 도면이다.
본 발명은 상변화 메모리 소자에 관한 것으로, 보다 상세하게는 고집적도의 구현에 적합한 상변화 메모리 셀 어레이 및 메모리 소자에 관한 것이다.
휴대용 기기의 보급이 확산됨에 따라 비휘발성 메모리 소자의 수요가 급증하고 있는 추세이다. 비휘발성 메모리 소자로는 현재 널리 쓰이고 있는 플래시 메모리 이외에도 강유전체 메모리, 자기 메모리 및 상변화 메모리가 주목받고 있다. 특히 상변화 메모리는 플래시 메모리가 가지고 있는 단점인 느린 액세스 속도, 사용 횟수의 제한을 극복할 수 있으며, 동작시 고전압이 필요하다는 문제점을 해결할 수 있는 새로운 메모리 소자로서 연구가 집중되고 있다.
상변화 메모리는 주기율표의 16족(VIA)에 속하는 칼코진 (Chalcogene) 원소 중 주로 Te 또는 Se을 포함하는 칼코지나이드(Chalcogenide) 계열의 상변화 재료를 저항 소자로 사용하는 메모리 소자로서, 이중 Ge-Sb-Te(주로 Ge2Sb2Te5)계가 상변화 재료로 주로 사용된다. 상변화 저항 소자는 초기 상태에 따른 열에너지의 인가조건에 따라 재료의 상태가 결정질상(crystalline phase)에서 비정질상(amorphous phase)으로 또는 그 역으로 가역적으로 변화하는 상변화 특성을 보이며, 두 상은 광학상수, 비저항 등의 물리적 특성에 있어서 두드러진 차이를 나타내는데, 이러한 특성을 이용하여 정보의 기록, 소거 및 재생을 목적으로 하는 메모리 소자에 이용할 수 있다.
도 1a는 상변화 메모리에 사용되는 상변화 저항 소자의 전기적 특성을 이용한 디지털 데이터 저장 기구를 설명하기 위한 도면이다.
도시된 바와 같이, 짧은 기간 동안 고압의 리셋 펄스(Amorphizing RESET PULSE)에 의해 상변화 저항 소자를 용융점(Tm) 이상으로 가열한 뒤 급냉시키면 상변화 물질은 비정질화된다. 또한 저전압의 펄스(Crystallizing SET Pulse)를 장시간 인가하여 상변화 물질을 결정화 온도(Tc) 이상 용융점(Tm)이하로 가열하면 상변화 물질은 결정화된다. 상변화 과정 전후에 있어서, 상변화 저항 소자의 비저항은 달라지며, 비정질 상태의 비저항이 결정질 상태에 비해 높게 나타난다. 상변화 메모리에서 상변화 저항 소자가 저저항 결정질 상태에 있을 때를 세트(SET) 또는 온(ON) 상태라 하며, 고저항 비정질 상태에 있을 때를 리셋(RESET) 또는 오프(OFF) 상태라 부르며, 이들 상태는 각각 메모리 셀의 논리값 '0'과 '1'에 해당된다.
도 1b는 임계 리셋 전류 펄스 값으로 정규화 된 전류 펄스에 따른 상변화 저항 소자의 저항 변화 추이를 나타내는 그래프이다. 도시된 그래프에서 초기 상태가 세트 상태('□'로 표시)인 경우 펄스 크기의 증가에 따른 변화가 없다가 임계 리셋 전류 이상에서 리셋 상태로 전이하며, 초기 상태가 리셋 상태인 경우('■'로 표시) 펄스 크기의 증가에 따라 결정 상태로 우선 전이한 후 임계 리셋 전류 이상에서 리셋 상태로 전이하는 특성이 나타남을 알 수 있다. 또한 그래프로부터 알 수 있는 바와 같이, 리셋 상태와 세트 상태의 비저항은 100 배 이상의 차이가 발생하는데, 이것은 상변화 재료의 국부적인 영역의 상변화만으로도 충분한 신호비를 확보할 수 있다는 것을 보여준다.
도 2는 상변화 저항 소자를 사용한 종래의 메모리 단위 셀의 등가 회로도이다.
도 2를 참조하면, 상변화 메모리 셀은 전계 방출 트랜지스터(FET)와 같은 하나의 액세스 트랜지스터(TA) 및 하나의 상변화 저항 소자(GST)로 구성된다. 상기 상변화 저항 소자(GST)의 하부 전극은 트랜지스터(TA)의 소오스에 접속되며, 상부 전극은 플레이트 전극(PL)에 접속된다. 또한, 상기 액세스 트랜지스터(TA)의 드레인은 비트 라인(BL)에 접속되며, 상기 트랜지스터의 게이트는 워드 라인에 접속된다. 이와 같은 종래의 상변화 메모리 단위 셀 구조는 캐패시터를 상변화 저항 소자로 대체한 것을 제외하고는 통상의 디램 단위 셀의 구조와 매우 유사하다.
도 3은 도 2에 도시된 상변화 메모리 셀을 단위로 반도체 기판상에 형성된 종래의 상변화 메모리 소자의 단면 구조를 도시한 도면이다.
도 3을 참조하면, 반도체 기판(30)의 소정 영역에 반도체 소자의 활성 영역을 규정하는 소자 분리막(36)이 형성되어 있다. 상기 활성 영역상에는 각각 트랜지스터의 게이트로 작용하는 한 쌍의 평행한 워드라인(38)이 상기 활성 영역과 교차하여 배치되어 있는데, 상기 워드 라인(38)은 트랜지스터의 소오스 영역(42)과 드레인 영역(40)을 규정한다. 즉 상기 한 쌍의 워드 라인(38) 사이의 활성 영역은 트랜지스터의 공통 드레인 영역(40)에 해당하며, 상기 워드 라인 바깥의 두 영역은 각각 트랜지스터의 소오스 영역(42)에 해당된다. 도시된 바와 같이, 상기 반도체 기판(30) 및 상기 트랜지스터 상부에는 제1 층간 절연막(48)이 개재되며, 상기 트랜지스터의 공통 드레인 영역(40)은 상기 제1 층간 절연막(48)을 관통하는 비트 라인 콘택을 통해 비트 라인(44)에 전기적으로 접속된다. 상기 비트 라인(44)을 포함하는 상기 제1 층간 절연막(48)상에는 제2 층간 절연막(50)이 개재되며, 상기 제2 층간 절연막(50) 상에는 하부 전극(52)/상변화 저항막(62a)/상부 전극(64a)을 포함하는 상변화 저항 소자(65)가 형성된다. 상기 상변화 저항 소자(65)는 상기 제1 및 제2 층간 절연막(48, 50)을 관통하는 콘택(46)을 통해 상기 트랜지스터의 소오스 영역(42)에 전기적으로 접속된다. 도시하지는 않았지만, 상기 상변화 저항 소자(65)상에는 다시 평탄화된 층간 절연막이 개재되며, 상기 층간 절연막상에는 플레이트 전극이 배치된다.
전술한 바와 같이, 종래의 상변화 메모리 소자에 있어서, 반도체 기판상의 공통 드레인 영역은 비트라인 콘택을 통해 비트 라인에 전기적으로 접속된다. 이러 한 구조에서는 공통 드레인 상에 콘택 형성을 위한 충분한 공정 마진이 확보되어야 하는데, 이것은 단위 셀이 차지하는 면적을 불가피하게 증가시킨다. 따라서 종래의 상변화 메모리 소자는 고집적도의 상변화 메모리 소자를 구현하기에는 부적합한 셀 구조를 채용하고 있다.
전술한 종래 기술의 문제점을 해결하기 위해, 본 발명은 고집적 및 대용량화에 유리한 상변화 메모리 셀 어레이 구조 및 이를 포함하는 상변화 메모리 소자를 제공하는 것을 목적으로 한다.
상기 기술적 과제를 달성하기 위해 본 발명은 각각 공통 드레인을 갖는 한 쌍의 액세스 트랜지스터를 포함하며, 반도체 기판상의 인접 위치에 형성되는 제1 액세스 트랜지스터쌍 및 제2 액세스 트랜지스터쌍, 상기 각각의 액세스 트랜지스터의 소오스 영역상에 형성되는 상변화 저항 소자 및 상기 제1 액세스 트랜지스터쌍의 공통 드레인과 상기 제2 액세스 트랜지스터쌍의 공통 드레인을 전기적으로 접속하기 위해 상기 공통 드레인과 동일 평면상에 형성되는 반도체 영역을 포함하는 상변화 메모리 셀 어레이를 제공한다.
본 발명의 바람직한 실시예에 따르면, 상기 셀 어레이에서 상기 반도체 영역은 전원 전압에 전기적으로 접속되며, 상기 상변화 저항 소자는 비트 라인에 전기적으로 접속된다. 이 때, 상기 반도체 영역은 상기 공통 드레인과 동일 도전형을 갖는 반도체로 구성된다.
또한, 상기 기술적 과제를 달성하기 위해 본 발명은 반도체 기판상에 주기적으로 배열되는 복수의 제1 활성 영역, 상기 각각의 제1 활성 영역과 교차하며, 상기 각각의 제1 활성 영역에 소오스 영역 및 공통 드레인 영역을 규정하는 복수의 워드 라인, 상기 복수의 워드 라인에 실질적으로 수직 방향으로 교차하는 복수의 비트 라인, 상기 공통 드레인 영역과 동일 평면상에서 상기 워드 라인과 평행한 방향으로 인접하는 최소한 두 개의 공통 드레인 영역을 연결하는 복수의 제2 활성 영역 및 상기 각각의 제1 활성 영역의 상기 소오스 영역상에 형성되며, 상기 각각의 비트 라인에 전기적으로 접속되는 상변화 저항 소자를 포함하는 상변화 메모리 소자를 제공한다.
본 발명의 바람직한 실시예에 따르면, 상기 메모리 소자에서 상기 복수의 제2 활성 영역은 상기 워드 라인과 평행한 방향으로 상기 인접하는 최소한 두 개의 공통 드레인 영역 외부로 연장되며, 상기 공통 드레인 영역 외부의 상기 제2 활성 영역에는 상기 공통 드레인 영역에 전원 전압을 공급하기 위한 콘택을 더 포함한다.
또한, 본 발명의 바람직한 실시예에 따르면, 상기 복수의 워드 라인은 한 쌍의 워드 라인이 상기 각각의 제1 활성 영역을 교차함으로써 상기 제1 활성 영역을 소오스 영역 및 공통 드레인 영역으로 규정하는데, 이 때 상기 공통 드레인 영역 외부의 상기 제2 활성 영역에서의 상기 한쌍의 워드 라인 사이의 간격은 상기 공통 드레인 영역에서의 그것에 비해 큰 것을 특징으로 한다.
본 발명의 메모리 소자에서 상기 제2 활성 영역은 상기 공통 드레인 영역과 동일 도전형의 반도체 영역인 것이 바람직하며, 상기 비트 라인은 상기 제1 활성 영역에 대해 수직 방향으로 동일 선상에 정렬되는 것이 바람직하다.
이하 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상술한다. 이하 참조되는 도면에서 동일한 참조 부호는 동일 또는 유사한 구성 요소를 지칭한다.
도 4 및 도 5는 각각 본 발명의 실시예에 따른 상변화 메모리 소자를 구성하는 단위 셀에 대한 등가 회로도 및 도 4의 단위 셀을 반복 단위로 한 메모리 셀 어레이의 블록도이다.
도 4를 참조하면, 단위 셀은 하나의 액세스 트랜지스터(TA) 및 하나의 상변화 저항 소자(GST)로 구성된다. 상기 상변화 저항 소자(GST)의 상부 전극은 비트 라인(BL)에 접속되어 있다. 또한, 상기 액세스 트랜지스터(TA)의 소오스는 상기 상변화 저항 소자(GST)의 하부 전극에 접속되며, 상기 액세스 트랜지스터(TA)의 드레인은 전원 라인에 접속되어 있다. 도시된 등가 회로는 전술한 도 2와 비교할 때, 트랜지스터의 드레인 영역이 비트라인에 접속되지 않고, 전원 라인에 접속된다는 점에 있어서 상이하다.
도 5를 참조하면, 복수의 워드 라인(WL0, WL1, ..., WLn-1, WLn)과 비트 라인(BL0, BL1, ..., BLn-1, BLn)이 평면적으로 교차하여 단위 셀(UC) 영역을 규정한다. 여기서 단위 셀(UC)은 도 4에 도시된 것과 같은 1개의 액세스 트랜지스터(TA)와 상변화 저항 소자(GST)를 포함하여 구성된다.
도 6은 도 4의 2개의 단위 셀을 레이아웃 단위로 한 본 발명의 표준 셀(DC)의 등가 회로이다. 여기서, 표준 셀(DC)은 본 발명의 메모리 어레이의 반복 단위로 편의상 분류한 것이다.
도 6을 참조하면, 상기 표준 셀(DC)은 2 개의 단위 셀(UC1, UC2)로 구성된다. 표준 셀(DC)을 구성하는 단위 셀(UC1, UC2)은 비트 라인(BL)과 공통 드레인 라인(CDL) 사이에 병렬로 연결되어 있으며, 따라서 공통 드레인 라인(CDL)과 비트 라인(BL)을 공유하고 있다. 각 단위 셀(UC1, UC2)을 구성하는 트랜지스터의 게이트는 각각 워드 라인(WL0, WL1)에 접속된다. 도 7은 도 5의 메모리 셀 어레이 구조를 도 6의 표준 셀의 관점에서 재구성한 블록도를 나타내고 있다.
도 8은 반도체 기판상에 형성되는 본 발명의 메모리 셀 어레이의 평면도를 도시한 도면이다. 도 8에서 상기 메모리 셀의 배열은 오픈 비트 라인(open bit line) 아키텍쳐를 기반으로 한 것이다.
도 8을 참조하면, 반도체 기판(100)에 x축 방향으로 길쭉한 섬 모양의 복수의 제1 활성 영역(110)이 배열되어 있다. 상기 반도체 기판(100) 상에는 하나의 제1 활성 영역(110)에 한 쌍의 평행한 워드 라인이 교차하도록 x축 방향으로 연장되는 복수의 워드라인(WL0, WL1, WL2, WL3)이 배치된다. 상기 워드 라인(WL0, WL1, WL2, WL3)은 상기 활성 영역(110)의 소오스 영역(112) 및 드레인 영역(114)을 규정하며, 단위 셀을 구성하는 트랜지스터의 게이트로 작용한다. 즉, 상기 활성 영역(110)과 교차하는 한 쌍의 워드 라인 사이의 활성 영역은 공통 드레인 영역(114)에 해당하며, 바깥쪽 두 영역은 소오스 영역(112)에 해당한다.
상기 활성 영역의 각 소오스 영역(112)상에는 하부 전극(142)/상변화 저항막(144)/상부 전극(146)을 포함하는 상변화 저항 소자(140)가 형성된다. 상기 상변화 저항 소자(140)는 노멀 콘택에 의해 상기 소오스 영역(112)과 전기적으로 접속된다.
상기 워드 라인(WL0, WL1, WL2, WL3)과 실질적으로 직교하는 방향, 즉 y축 방향으로 복수의 평행한 비트라인(BL0, BL1, BL2, BL3)이 배열된다. 상기 비트 라인(BL0, BL1, BL2, BL3)은 상기 상변화 저항 소자(140)의 상부 전극(146)에 전기적으로 접속된다. 따라서 본 발명에서 상기 소오스 영역(112), 상변화 저항 소자(140) 및 비트 라인(BL0, BL1, BL2, BL3)은 수직 방향으로 동일 선상에 위치하게 되며, 도시된 바와 같이 상기 비트 라인(BL0, BL1, BL2, BL3)은 상기 제1 활성 영역(110)과 평면적으로 중첩된다.
도 8에서 하나의 활성 영역(110)과 교차하는 두 개의 워드 라인(예컨대 WL0, WL1), 하나의 비트 라인(예컨대 BL0), 상기 활성 영역(110)의 소오스 영역(112)상에 형성되는 상변화 저항 소자(140)는 전술한 도 6 및 도 7에서 설명한 바와 같이 하나의 표준 셀(DC)을 구성한다.
도 9는 상기 표준 셀(DC)의 단면 구조를 보여주기 위해 도 8의 메모리 셀 어레이를 제1 활성 영역(110)을 중심으로 A-A' 방향으로 절단한 단면도이다. 여기서 도시된 메모리 셀 어레이의 제조 방법은 본 발명의 본질적인 부분이 아니며, 또 통상의 디램 제조 공정에서 널리 사용되는 방법에 의해 이 기술 분야의 통상의 지 식을 가진 자가 용이하게 실시할 수 있으므로 이에 대해서는 최대한 설명을 생략한다.
도 9를 참조하면, 반도체 기판 상에 소자 분리막(102), 소오스/드레인 영역(112, 114) 및 게이트를 포함하는 트랜지스터 구조(120)가 형성되어 있다. 상기 소자 분리막(102)은 도 8과 관련하여 설명한 제1 활성 영역(110)을 규정한다. 또한, 단면 구조상 여기서는 도시되지 않지만, 도 8의 제2 활성 영역(170)의 형성을 허용하도록 상기 소자 분리막(102)은 적절한 패턴을 가지고 있다.
상기 트랜지스터(120)의 소오스 영역(112)은 노멀 콘택(130)을 통해 상변화 저항 소자(140)에 전기적으로 접속된다. 상기 상변화 저항 소자(140)는 하부 전극(142), 상변화 저항막(144) 및 상부 전극(146)을 포함하여 구성되며, 상부 전극(146)은 비트 라인(150)에 전기적으로 접속된다. 상기 노멀 콘택(130) 및 상기 상변화 저항 소자(140)의 패턴 과정에서 여러 층의 층간 절연막(162, 164, 166, 168)이 개재된다. 개재되는 층간 절연막의 수는 제조 방법 또는 구성 부분의 구조에 따라 달라질 수 있으므로 도시된 도면에서 특별한 의미를 갖는 것은 아니다.
다시 도 8을 참조하면, 상기 반도체 기판(100)에는 상기 복수의 제1 활성 영역(110)과 수직 교차하는 복수의 제2 활성 영역(170)이 배치되어 있다. 상기 제2 활성 영역(170)은 각각 인접한 두 개의 제1 활성 영역(110)의 중간 지점을 교차하여 연장되며, 결과적으로 인접한 2개의 표준 셀의 공통 드레인 영역(114)과 평면적으로 중첩된다. 상기 제2 활성 영역(170)은 상기 반도체 기판(100)상에서 상기 제1 활성 영역(110)과 실질적으로 동일 평면상에 형성되며, 소오스 영역(112) 및 드레 인 영역(114)과 동일 도전형을 갖는 반도체 영역이다. 예컨대, 액세스 트랜지스터가 n 채널 트랜지스터인 경우, 상기 제2 활성 영역(170)은 n형 반도체 영역으로 구성된다. 상기 제2 활성 영역(170)은 인접한 두 개의 활성 영역(110)의 공통 드레인 영역(114)을 전기적으로 접속하게 된다. 물론, 보다 낮은 저항을 갖는 도전 경로를 제공하기 위해 상기 제2 활성 영역의 표면 일부에는 실리사이드 화합물과 같은 저저항막이 제공될 수도 있다.
전술한 본 발명의 상변화 메모리 셀 어레이에서, 상기 제1 활성 영역(110)의 공통 드레인 영역(114)에는 전기적인 접속을 제공하는 콘택이 설치되지 않는다. 도시된 바와 같이, 공통 드레인(114)에 전기적인 접속을 제공하기 위한 콘택은 상기 제2 활성 영역(170) 중 상기 공통 드레인(114) 외부 영역에서 제공된다.
이와 같은 메모리 셀 어레이 구조는 다음과 같은 장점을 갖는다. 먼저, 공통 드레인(114)에 비트 라인 또는 공통 드레인 전극과의 접속을 위한 콘택이 제공될 필요가 없다. 따라서, 상기 제1 활성 영역(110)과 교차하는 한 쌍의 워드 라인(예컨대, WL0, WL1)의 간격을 보다 좁게 설계할 수 있게 된다. 이것은 결국 상기 제1 활성 영역(110)의 크기 및 표준 셀의 크기를 감소시키며, 메모리 셀의 집적도를 높일 수 있다.
다음으로, 본 발명의 메모리 셀 어레이에서는 공통 드레인(114)에 신호를 공급하는 콘택(172)이 제1 활성 영역(110) 외부에 설치된다. 따라서, 도시된 바와 같이 콘택(172)이 설치되는 부근의 워드 라인의 간격을 조절함으로써 보다 큰 콘택 형성 공간을 확보할 수 있다.
본 실시예에서 상기 제2 활성 영역(170)은 상기 콘택(172)을 통해 공통 드레인 라인에 전기적으로 접속됨으로써, 상기 공통 드레인 영역(114)에 전원 전압(VAA) 등을 공급할 수 있게 된다.
한편, 도 8에는 공통 드레인 영역(114)과 콘택(172)이 일대일 대응하는 것으로 도시되어 있지만, 이것은 본 발명의 이해를 돕기 위해 편의상 예시한 것에 불과하다. 본 발명의 메모리 셀 어레이에서는 도시된 것에 비해 훨씬 적은 수의 콘택이 설치될 수도 있으며, 이것은 콘택(172) 및 제2 활성 영역(170)의 저항을 고려하여 결정된다.
도 10은 본 발명의 상변화 메모리 소자를 이루는 메모리 셀 어레이의 다른 실시예로서, 감지 증폭기가 어레이 내의 인접한 두 비트라인을 구동하는 폴디드 비트 라인(folded bit line) 아키텍쳐를 기반으로 한 메모리 셀 어레이의 평면도를 도시한 도면이다.
도 10을 참조하면, 도 8의 매트릭스형 제1 활성 영역의 배열과는 달리, 제1 활성 영역(110)이 지그 재그형으로 배열된다. 워드 라인(WL0, WL1, WL2, WL3), 비트 라인(BL0, BL1, BL2, BL3) 및 상기 제1 활성 영역(110)상에 형성되는 상변화 저항 소자(140)의 구조는 도 8과 동일하다.
본 실시예에서도 제2 활성 영역(170)은 동일 선상에 위치한 인접한 제1 활성 영역(110)의 공통 드레인 영역(114)과 전기적으로 접속되어 있으며, 상기 공통 드레인 영역(114)에 전원 전압을 공급하기 위한 콘택(172)은 상기 공통 드레인 영 역 외부의 상기 제2 활성 영역(170)에 형성되어 있다. 따라서 본 실시예에 의해서도 앞서 도 8과 관련하여 설명한 실시예와 유사한 효과를 얻을 수 있다.
이상 설명한 본 발명의 바람직한 실시예는 본 발명의 구현 형태를 예시한 것에 불과하며, 전술한 본 발명의 기술적 사상의 범위 내에서 다양한 형태로 변형, 응용 가능하다. 또한, 상기 실시예와 도면은 본 발명의 내용을 상세히 설명하기 위한 목적으로 사용된 것이며, 본 발명의 기술적 범위를 한정하고자 하는 것이 아니다. 따라서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 전술한 실시예 및 첨부한 도면을 기초로 여러 가지 치환 및 변형을 가할 수 있을 것이므로, 본 발명의 권리 범위는 후술하는 특허 청구의 범위 뿐만 아니라 청구 범위와 그 균등물을 포함하는 것으로 해석되어야 한다.
본 발명에 따르면, 공통 드레인에 형성되는 콘택을 반도체 활성 영역의 외부로 끌어냄으로써 상변화 메모리 셀의 단위 메모리 셀의 크기를 감소시킬 수 있다. 이것은 반도체의 고집적화 대용량화 요구에 부응한다.
또한, 본 발명에 따르면, 상기 반도체 활성 영역 외부에 콘택을 형성함으로써 콘택 형성에 필요한 충분한 공정 마진을 확보할 수 있다. 또한, 반도체 제조 공정상 마스크 오정렬 등에 의해 발생하는 콘택의 접촉 불량의 발생 가능성이 낮아지게 된다.

Claims (9)

  1. 각각 공통 드레인을 갖는 한 쌍의 액세스 트랜지스터를 포함하며, 반도체 기판상의 인접 위치에 형성되는 제1 액세스 트랜지스터쌍 및 제2 액세스 트랜지스터쌍;
    상기 각각의 액세스 트랜지스터의 소오스 영역상에 형성되는 상변화 저항 소자; 및
    상기 제1 액세스 트랜지스터쌍의 공통 드레인과 상기 제2 액세스 트랜지스터쌍의 공통 드레인을 전기적으로 연결하기 위해 상기 공통 드레인과 동일 평면상에 형성되는 반도체 영역을 포함하는 상변화 메모리 셀 어레이.
  2. 제1항에 있어서,
    상기 반도체 영역은 전원 전압에 전기적으로 접속되는 것을 특징으로 하는 상변화 메모리 셀 어레이.
  3. 제1항에 있어서,
    상기 상변화 저항 소자는 비트 라인에 전기적으로 접속되는 것을 특징으로 하는 상변화 메모리 셀 어레이.
  4. 제1항에 있어서,
    상기 반도체 영역은 상기 공통 드레인과 동일 도전형을 갖는 것을 특징으로 하는 상변화 메모리 셀 어레이.
  5. 반도체 기판상에 주기적으로 배열되는 복수의 제1 활성 영역;
    상기 각각의 제1 활성 영역과 교차하며, 상기 각각의 제1 활성 영역에 소오스 영역 및 공통 드레인 영역을 규정하는 복수의 워드 라인;
    상기 복수의 워드 라인에 실질적으로 수직 방향으로 교차하는 복수의 비트 라인;
    상기 공통 드레인 영역과 동일 평면상에서 상기 워드 라인과 평행한 방향으로 인접하는 최소한 두 개의 공통 드레인 영역을 연결하는 복수의 제2 활성 영역; 및
    상기 각각의 제1 활성 영역의 상기 소오스 영역상에 형성되며, 상기 각각의 비트 라인에 전기적으로 접속되는 상변화 저항 소자를 포함하는 상변화 메모리 소자.
  6. 제5항에 있어서,
    상기 복수의 제2 활성 영역은 상기 워드 라인과 평행한 방향으로 상기 인접하는 최소한 두 개의 공통 드레인 영역 외부로 연장되며,
    상기 공통 드레인 영역 외부의 상기 제2 활성 영역에는 상기 공통 드레인 영역에 전원 전압을 공급하기 위한 콘택을 더 포함하는 것을 특징으로 하는 상변화 메모리 소자.
  7. 제6항에 있어서,
    상기 복수의 워드 라인은 한 쌍의 워드 라인이 상기 각각의 제1 활성 영역을 교차함으로써 상기 제1 활성 영역을 소오스 영역 및 공통 드레인 영역으로 규정하며,
    상기 공통 드레인 영역 외부의 상기 제2 활성 영역에서의 상기 한쌍의 워드 라인 사이의 간격이 상기 공통 드레인 영역에서의 간격에 비해 큰 것을 특징으로 하는 상변화 메모리 소자.
  8. 제5항에 있어서,
    상기 제2 활성 영역은 상기 공통 드레인 영역과 동일 도전형의 반도체 영역인 것을 특징으로 하는 상변화 메모리 소자.
  9. 제5항에 있어서,
    상기 비트 라인은 상기 제1 활성 영역에 대해 수직 방향으로 동일 선상에 정렬되는 것을 특징으로 하는 상변화 메모리 소자
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