TWI449158B - 具有多重電源區域積體電路之靜電放電防護電路 - Google Patents

Description

具有多重電源區域積體電路之靜電放電防護電路

本發明有關於具有多重電源區域積體電路之靜電放電防護電路，特別有關於在偵測到靜電放電訊號時，使內部電路和電源供應線或地線之間不導通的具有多重電源區域積體電路之靜電放電防護電路。

一般而言，積體電路內都會具有ESD(Electrostatic Discharge，靜電放電)防護機制，一般都是設立在輸入/輸出墊片和內部電路之間。然而一積體電路通常會具有多個電源區域(power domain)，這些電源區域之間的介面亦可能會有ESD現象的產生。而在高速電路當中，電晶體的閘極氧化層(gate oxide)通常較薄，因此可能被ESD電流給打穿而造成電路的損壞。有些積體電路可能會在這些電源區域之間的訊號傳遞路徑上設置ESD防護元件，但這樣的元件往往會造成訊號的延遲而無法符合電路的高速需求。

本發明之一目的為提供一種不同電源區域之電路的ESD防護機制。

本發明之另一目的為提供一種不位於訊號傳遞路徑上的的ESD防護機制。

本發明之一實施例揭露了一種具有多重電源區域積體電路之靜電放電防護電路，包含：一ESD保護元件，耦接於一第一電源供應線和一第一地線之間；一第一內部電路，具有耦接於該第一電源供應線的一第一端；一第一開關，耦接於該第一內部電路的一第二端以及一第二地線之間；以及一第一ESD偵測電路，耦接於該第一開關，用以偵測一靜電放電訊號，並在該靜電放電訊號產生時，使該第一開關不導通。

本發明之另一實施例揭露了一種具有突發性電流防護機制的積體電路，包含：一第一欲保護電路，具有耦接於該第一電源供應線的一第一端；一第一開關，耦接於該第一欲保護電路的一第二端以及一第二地線之間；以及一第一突發性電流偵測電路，耦接於該第一開關，用以偵測一靜電放電訊號，並在該靜電放電訊號產生時，使該第一開關不導通。

根據上述之實施例，可以對不同電源區域的電路提供ESD保護，而且保護元件不在訊號傳遞路徑上，因此可以避免訊號延遲的問題。

在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域中具有通常知識者應可理解，硬體製造商可能會用不同的名詞來稱呼同一個元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在通篇說明書及後續的請求項當中所提及的「包含」係為一開放式的用語，故應解釋成「包含但不限定於」。以外，「耦接」一詞在此係包含任何直接及間接的電氣連接手段。因此，若文中描述一第一裝置耦接於一第二裝置，則代表該第一裝置可直接電氣連接於該第二裝置，或透過其他裝置或連接手段間接地電氣連接至該第二裝置。此外，說明書中以及後續之申請專利範圍中所使用的第一裝置、第二裝置，並非表示其有先後次序之關係，僅表示其為不同之裝置。

第1圖至第4圖分別繪示了根據本發明之實施例的具有多重電源區域積體電路之靜電放電防護電路100之電路圖。如第1a圖所示，具有多重電源區域積體電路之靜電放電防護電路100包含：一ESD保護元件101、一第一內部電路103(亦即一欲保護電路)、一第一開關105(如圖標示為開關1)、一第一ESD偵測電路107(如圖標示為ESD偵測電路1)、一第二開關109(如圖標示為開關2)以及一第二ESD偵測電路111(如圖標示為ESD偵測電路2)。其中，第一內部電路103耦接於第一電源供應線Vcc1與第二地線GND2之間，可視為一個電源區域；第二內部電路115耦接於第二電源供應線Vcc2與第一地線GND1之間，可視為另一個電源區域。ESD保護元件101耦接於第一電源供應線Vcc1和一第一地線GND1之間。第一內部電路103具有耦接於該第一電源供應線Vcc1的一第一端。第一開關105耦接於第一內部電路103的一第二端以及一第二地線GND2之間。第一ESD偵測電路107耦接於第一開關105，用以偵測一靜電放電訊號(例如一突發性的大電壓或一突發性大電流)，並在該靜電放電訊號產生時，使第一開關105不導通。同樣的，第二開關109耦接於第一內部電路103與第一電源線Vcc1之間，第二ESD偵測電路111則耦接於第二開關109，用以偵測一靜電放電訊號(例如一突發性電壓或一突發性電流)並輸出一ESD通知訊號ES，並在靜電放電訊號產生時，使第二開關109不導通。藉由此種做法，可以避免ESD電流經延遲元件113(可為訊號線本身之寄生電阻，或配合電路運作速度需求而外加之電阻)流到第二內部電路115流而打穿第二內部電路115之電晶體的閘極氧化層。而且，由於第一開關105、第二開關109、第一ESD偵測電路107以及第二ESD偵測電路111皆未在訊號傳遞路線上(也就是第一內部電路103與第二內部電路115這兩個電源區域間的訊號介面)，因此可改善習知技術中訊號會被延遲的問題。

第1b圖所示的具有多重電源區域積體電路之靜電放電防護電路120之結構和元件大致上和第1圖中的a圖所示的具有多重電源區域積體電路之靜電放電防護電路相同，其不同之處在於第1b圖所示的第二ESD偵測電路111被省略，而第1b圖所示的具有多重電源區域積體電路之靜電放電防護電路使用第一ESD偵測電路107來同時控制第一開關105和第二開關109。因此第一ESD偵測電路107在感測到ESD訊號時，會同時使第一開關105和第二開關109不導通，以避免ESD電流流到第二內部電路115流經延遲元件113(此例中為一電阻)而打穿第二內部電路115之電晶體的閘極氧化層。其他詳細技術特徵已揭露於第1b圖，故在此不再贅述。在上述的實施例中，第一內部電路101都具有一PMOS 102和一NMOS 104。

第2a圖所示之具有多重電源區域積體電路之靜電放電防護電路200具有和第1a圖所示之具有多重電源區域積體電路之靜電放電防護電路100相同的元件。且具有多重電源區域積體電路之靜電放電防護電路200中的第一內部電路201和具有多重電源區域積體電路之靜電放電防護電路100中的第一內部電路101一樣具有一PMOS 202和NMOS 204。其不同之處在於，第2a圖中的NMOS 204之基底係直接連接至第二地線GND2，而第1a圖中的NMOS 104之基底係直接連接至NMOS 104的源極和第一開關105。若欲使用第1a圖中的結構，則可使用具有深層N型佈植層(Deep N Well)之NMOS來施行NMOS 104。

同樣的，第2b圖所示之具有多重電源區域積體電路之靜電放電防護電路220具有和第1b圖所示之具有多重電源區域積體電路之靜電放電防護電路120相同的元件。且具有多重電源區域積體電路之靜電放電防護電路220中的第一內部電路203和具有多重電源區域積體電路之靜電放電防護電路120中的第一內部電路103一樣具有一PMOS 206和NMOS 208。其不同之處在於，第2b圖中的NMOS 208之基底係直接連接至第二地線GND2，而第1b圖中的NMOS 104之基底係直接連接至NMOS 104的源極和第一開關105。

在第3圖所示的實施例中，每一個電源區域的內部電路使用單一開關以及單一ESD偵測電路來作為防護。如第3a圖所示，ESD防護機制的積體電路300包含：ESD保護元件301、內部電路303、開關305以及ESD偵測電路307。同樣的，ESD偵測電路307耦接於開關305，用以偵測一靜電放電訊號(例如一突發性的大電壓或一突發性大電流)，並在靜電放電訊號產生時，使開關305不導通。在第3a圖所示的實施例中，內部電路309和內部電路303屬於不同電源區域，但亦具有相對應的ESD保護元件311、開關313以及ESD偵測電路315，且其動作方式也和內部電路303相同。

第3b圖所示之具有多重電源區域積體電路之靜電放電防護電路320具有和第3a圖所示之具有多重電源區域積體電路之靜電放電防護電路300相同的元件。且具有多重電源區域積體電路之靜電放電防護電路320中的第一內部電路317和具有多重電源區域積體電路之靜電放電防護電路300中的第一內部電路303一樣具有一PMOS 306和NMOS 308。其不同之處在於，第3b圖中的NMOS 308之基底係直接連接至第二地線GND2，而第3a圖中的NMOS 304之基底係直接連接至NMOS 304的源極和第一開關305。

在第4圖所示的實施例中，多個內部電路可以共用一組保護電路，這組保護電路包含兩開關以及一ESD偵測電路。如第4圖所示，內部電路401和403(此兩內部電路可以是同一電源區域之內部電路)共用開關405、開關407以及ESD偵測電路409，因此只要一組保護電路便可同時防止ESD電流流到內部電路411和413。

第5圖繪示了第1圖至第4圖所示之電路的開關之示範性詳細結構。在第5a圖中係使用一NMOS 501來做為開關，NMOS 501之基底耦接至地線，而其閘極接收來自ESD偵測電路的ESD通知訊號ES而導通或不導通。在第5b圖中係使用一PMOS 503來做為開關，PMOS 503之基底耦接至地線，而其閘極接收來自ESD偵測電路的ESD通知訊號ES而導通或不導通。

第6圖繪示了第1圖至第4圖所示之電路的ESD偵測電路600之示範性詳細結構。如第6圖所示，ESD偵測電路600具有一第一阻抗元件601、一第二阻抗元件603以及一反相器605。反相器605的輸入端耦接至第5圖所示的NMOS 501，而反相器605的輸出端耦接至第5圖所示的PMOS 503。第一阻抗元件601和第二阻抗元件603可由二極體、電容和電阻等來施行。

第7圖繪示了使用第5-6圖所示之結構的具有多重電源區域積體電路之靜電放電防護電路700之電路圖。如第7圖所示，具有多重電源區域積體電路之靜電放電防護電路700具有一內部電路701、一第一開關703、一第二開關705以及一ESD偵測電路707。在此實施例中，第一開關703係為一NMOS、第二開關705包含一PMOS 711以及一反相器713，而ESD偵測電路707包含一電阻715以及一電容717。正常狀態下電源Vcc2可以對電容717正常充電，因此接點A會保持在高位準狀態，第一開關703以及第二開關705會保持導通的狀況。而在ESD產生時，電容717無法正常充電，因此接點A會保持在低位準狀態，第一開關703以及第二開關705會變成不導通的狀況。須注意的是，第7圖所示之結構僅用以舉例，並非用以限定本發明，熟知此項技藝者當可任意更改電路結構而得到相同的結果。

根據上述之實施例，可以對不同電源區域的電路提供ESD保護，而且保護元件不在訊號傳遞路徑上，因此可以避免訊號延遲的問題。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100、120．．．具有多重電源區域積體電路之靜電放電防護電路

101、301、311．．．ESD保護元件

103、201、203．．．第一內部電路

105、703．．．第一開關

107．．．第一ESD偵測電路

109、705．．．第二開關

111．．．第二ESD偵測電路

113．．．延遲元件

115．．．第二內部電路

202、206、302、306、503、711．．．PMOS

204、208、304、308、501．．．NMOS

303、309、317、401、403、411、413、701‧‧‧內部電路

305、313、405、407‧‧‧開關

301、311‧‧‧ESD保護元件

307、315、409、600、707‧‧‧ESD偵測電路

601‧‧‧第一阻抗元件

603‧‧‧第二阻抗元件

605、713‧‧‧反相器

715‧‧‧電阻

717‧‧‧電容

第1a、1b、2a、2b、3a、3b圖以及第4圖分別繪示了根據本發明之實施例的具有多重電源區域積體電路之靜電放電防護電路之電路圖。

第5圖繪示了第1a、1b、2a、2b、3a、3b圖以及第4圖所示之電路的開關之示範性詳細結構。

第6圖繪示了第1a、1b、2a、2b、3a、3b圖以及第4圖所示之電路的ESD偵測電路之示範性詳細結構。

第7圖繪示了使用第5-6圖所示之結構的具有多重電源區域積體電路之靜電放電防護電路之電路圖。

100、120．．．具有多重電源區域積體電路之靜電放電防護電路

101．．．ESD保護元件

103．．．第一內部電路

105．．．第一開關

107．．．第一ESD偵測電路

109．．．第二開關

111．．．第二ESD偵測電路

113．．．延遲元件

115．．．第二內部電路

Claims (14)

1. 一種具有多重電源區域積體電路之靜電放電防護電路，包含：一第一ESD保護元件，耦接於一第一電源供應線和一第一地線之間；一第一內部電路，具有耦接於該第一電源供應線的一第一端；一第一開關，耦接於該第一內部電路的一第二端以及一第二地線之間；以及一第一ESD偵測電路，耦接於一第二電源供應線以及該第二地線之間，耦接於該第一開關，用以偵測一靜電放電訊號，並在該靜電放電訊號產生時，使該第一開關不導通；一第二內部電路，耦接於該第二電源供應線以及該第一地線之間；以及一第二ESD保護元件，耦接於該第二電源供應線以及該第二地線之間。
2. 如申請專利範圍第1項所述之靜電放電保護電路，更包含：一第二開關，耦接於該第一內部電路的該第一端以及該第一電源供應線之間；以及一第二ESD偵測電路，耦接於該第一電源供應線以及該第一地線之間，耦接於該第二開關，用以偵測一靜電放電訊號，並在該靜電放電訊號產生時，使該第二開關不導通。
3. 如申請專利範圍第1項所述之靜電放電保護電路，其中該第一開關係為一NMOS，且該第一開關的一基體係直接連接於該第一開關的一源極以及該第一開關。
4. 如申請專利範圍第3項所述之靜電放電保護電路，其中該第一開關具有一深層N型佈植層(Deep N Well)。
5. 如申請專利範圍第1項所述之靜電放電保護電路，其中該第一開關係為一NMOS，且該第一開關的一基體係直接連接於該第一地線。
6. 如申請專利範圍第1項所述之靜電放電保護電路，更包含一第二開關，耦接於該第一內部電路的該第一端以及該第一電源供應線之間，亦耦接於該第一ESD偵測電路，該第一ESD偵測電路在該靜電放電訊號產生時，使該第二開關不導通。
7. 一種具有突發性電流防護機制的積體電路，包含：一第一欲保護電路，具有耦接於一第一電源供應線的一第一端；一第一開關，耦接於該第一欲保護電路的一第二端以及一第二地線之間；一第一突發性電流偵測電路，耦接於一第二電源供應線以及該第二地線之間，耦接於該第一開關，用以偵測一靜電放電訊號，並在該靜電放電訊號產生時，使該第一開關不導通，以及； 一第二欲保護電路，耦接於該第二電源供應線以及該第一地線之間。
8. 如申請專利範圍第7項所述之具有突發性電流防護機制的積體電路，更包含：一第二開關，耦接於該第一欲保護電路的該第一端以及該第一電源供應線之間；以及一第二突發性電流偵測電路，耦接於該第一電源供應線以及該第一地線之間，耦接於該第二開關，用以偵測一靜電放電訊號，並在該靜電放電訊號產生時，使該第二開關不導通。
9. 如申請專利範圍第7項所述之具有突發性電流防護機制的積體電路，其中該第一開關係為一NMOS，且該第一開關的一基體係直接連接於該第一開關的一源極以及該第一開關。
10. 如申請專利範圍第9項所述之具有突發性電流防護機制的積體電路，其中該第一開關具有一深層N型佈植層(Deep N Well)。
11. 如申請專利範圍第7項所述之具有突發性電流防護機制的積體電路，其中該第一開關係為一NMOS，且該第一開關的一基體係直接連接於該第一地線。
12. 如申請專利範圍第7項所述之具有突發性電流防護機制的積體電路，更包含一第二開關，耦接於該第一欲保護電路的該第一端 以及該第一電源供應線之間，亦耦接於該第一突發性電流偵測電路，該第一突發性電流偵測電路在該靜電放電訊號產生時，使該第二開關不導通。
13. 如申請專利範圍第1項所述之靜電放電保護電路，更包含：一訊號傳輸路徑，耦接於該第一內部電路以及該第二內部電路之間。
14. 如申請專利範圍第7項所述之具有突發性電流防護機制的積體電路，更包含：一訊號傳輸路徑，耦接於該第一欲保護電路以及該第二欲保護電路之間。