TWI443624B - 重置電路 - Google Patents

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TWI443624B TW100128035A TW100128035A TWI443624B TW I443624 B TWI443624 B TW I443624B TW 100128035 A TW100128035 A TW 100128035A TW 100128035 A TW100128035 A TW 100128035A TW I443624 B TWI443624 B TW I443624B
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Description

重置電路
本發明是有關於顯示技術領域，且特別是有關於一種適於調整移位暫存器的輸出端的電位之重置電路的結構。
按，隨著科技的發展，平面顯示器(例如，液晶顯示器)因具有高畫質、體積小、重量輕及應用範圍廣等優點，而被廣泛地應用於行動電話、筆記型電腦、桌上型顯示裝置以及電視等各種消費性電子產品中，並已經逐漸地取代傳統的陰極射線管顯示器而成為顯示器的主流。
目前為降低平面顯示器的成本，故發展出陣列上閘極驅動電路(Gate-on-Array,GOA)與半源驅動電路(Half-source Driving,HSD)技術。通常，陣列上閘極驅動電路包括相互串接的多個移位暫存器以依序輸出多個閘極驅動脈衝，圖1為相互串接的多個移位暫存器中的單級移位暫存器SR(n)。具體地，移位暫存器SR(n)包括電晶體T11、T12及T21與下拉電路100。其中，電晶體T12的汲/源極接收時脈訊號CK(n-1)，電晶體T12的閘極接收控制訊號Q(n-1)以決定是否允許時脈訊號CK(n-1)傳遞至電晶體T12的源/汲極；電晶體T11的汲/源極與閘極皆電性耦接至電晶體T12的源/汲極以將時脈訊號CK(n-1)傳遞至Q節點；電晶體T21的閘極電性耦接至Q節點以藉由Q節點處的控制訊號Q(n)來決定電晶體T21是否導通，電晶體T21的汲/源極接收另一時脈訊號CK(n)，且電晶體T21的源/汲極作為移位暫存器SR(n)的輸出端以根據所接收到的時脈訊號CK(n)輸出閘極驅動脈衝G(n)；在此，Q(n-1)為上一級移位暫存器的Q節點處的控制訊號。下拉電路100電性耦接至Q節點與閘極關閉信號準位Vss之間，並電性耦接至電晶體T21的源/汲極以在特定時段將閘極驅動脈衝G(n)拉至閘極關閉信號準位Vss。
圖2繪示出相關於圖1所示移位暫存器SR(n)的多個訊號的時序圖，下面將結合圖1及圖2說明移位暫存器SR(n)的工作原理：當移位暫存器SR(n)的閘極驅動脈衝G(n)輸出時，下拉電路100中的電晶體T31、T32、T41及T42截止；當移位暫存器SR(n)的閘極驅動脈衝G(n)關閉時，使用控制訊號Q(n)的t時段使得閘極驅動脈衝G(n)釋放至閘極關閉信號準位Vss。
然而，當下拉電路100中的電晶體T41與T42的製程變異過大時，會導致控制訊號Q(n)在時段t提早漏電至閘極關閉信號準位Vss而非如圖2中時段t的虛線所示，則閘極驅動脈衝G(n)無法正常關閉進而導致閘極驅動脈衝G(n)會有拖曳現象(如圖2中時段t內G(n)的波形)，當拖曳過長時，則會導致畫面內像素資料的錯充，造成畫面顯示異常。
本發明的目的是提供一種重置電路，以改善閘極驅動脈衝拖曳現象。
本發明一實施例提出的重置電路，適用於調整移位暫存器的輸出端的電位。本實施例中的重置電路包括重置電路驅動模組以及重置模組；其中，重置電路驅動模組接收致能訊號以藉由在重置電路驅動模組的輸出端輸出控制電位；重置模組電性耦接至移位暫存器的輸出端以及重置電路驅動模組的輸出端，重置電路驅動模組的輸出端輸出的控制電位控制重置模組是否導通位於移位暫存器的輸出端至第一預設電位之間的電性通路。
在本發明的一實施例中，上述之重置電路係用以重置相互串接的多個移位暫存器中的某個移位暫存器，且重置電路驅動模組包括第一電晶體，此第一電晶體包括控制端、第一通路端以及第二通路端；控制端電性耦接至重置控制訊號以使重置控制訊號藉由控制端控制第一電晶體是否導通，第一通路端接收上述之致能訊號，第二通路端電性耦接至移位暫存器的輸出端。
進一步地，當重置電路所重置的移位暫存器為上述之相互串接的多個移位暫存器中之奇數級的移位暫存器，且重置控制訊號為此奇數級的移位暫存器的下一個奇數級的移位暫存器中用以控制所接收的相對應的時脈訊號是否被提供至此下一個奇數級的移位暫存器的輸出端的訊號。此時，重置模組可包括第二電晶體；此第二電晶體的控制端電性耦接至第一電晶體的第二通路端，使第一電晶體的第二通路端上的電位藉由第二電晶體的控制端而控制是否導通第二電晶體；第二電晶體的第一通路端電性耦接至奇數級的移位暫存器的輸出端；第二電晶體的第二通路端電性耦接至第一預設電位。
又或者，當重置電路所重置的移位暫存器為上述之相互串接的多個移位暫存器中之偶數級的移位暫存器，重置控制訊號為此偶數級的移位暫存器的下一級的移位暫存器的輸出端所提供的訊號。此時，重置模組可包括第二電晶體；在此，第二電晶體的控制端電性耦接至第一電晶體的第二通路端，使第一電晶體的第二通路端的電位藉由第二電晶體的控制端而控制是否導通第二電晶體；第二電晶體的第一通路端電性耦接至此偶數級的移位暫存器的輸出端；第二電晶體的第二通路端電性耦接至第一預設電位；其中，此偶數級的移位暫存器根據前一級的移位暫存器的輸出訊號而決定是否將時脈訊號導通至此偶數級的移位暫存器的輸出端，且第一預設電位為此時脈訊號被傳輸到此偶數級的移位暫存器時的電位。
在本發明的一實施例中，上述之重置電路更包括停止重置模組，電性耦接至移位暫存器的輸出端以及重置電路驅動模組的輸出端，此停止重置模組根據移位暫存器的輸出端的電位而決定是否導通重置電路驅動模組的輸出端至第二預設電位之間的電性通路。在此，重置電路驅動模組可包括第一電晶體與第二電晶體；第一電晶體包括控制端、第一通路端與第二通路端，第一電晶體的控制端與第一通路端接收上述之致能訊號；第二電晶體包括控制端、第一通路端與第二通路端，第二電晶體的控制端電性耦接至第一電晶體的第二通路端，第二電晶體的第一通路端接收上述之致能訊號，且第二電晶體的第二通路端作為重置電路驅動模組的輸出端。
再者，停止重置模組可包括電晶體；電晶體的控制端電性耦接至移位暫存器的輸出端，以使移位暫存器的輸出端的電位藉由控制端而控制是否導通此電晶體；第一通路端電性耦接至重置電路驅動模組的輸出端；第二通路端電性耦接至第二預設電位。此外，重置模組可包括電晶體；此電晶體的控制端電性耦接至重置電路驅動模組的輸出端，使重置電路驅動模組的輸出端的電位藉由此電晶體的控制端而控制是否導通此電晶體；第一通路端電性耦接至移位暫存器的輸出端；第二通路端電性耦接至第一預設電位。在此，第一預設電位可設置為等於第二預設電位；移位暫存器根據前一級的移位暫存器的輸出訊號而決定是否將時脈訊號導通至此移位暫存器的輸出端，且第一預設電位為此時脈訊號被傳輸到移位暫存器時的電位。
在本發明的一實施例中，上述之重置電路驅動模組更接收移位暫存器的輸出端的電位，且重置電路驅動模組與重置模組共同構成及閘電路以對致能訊號與移位暫存器的輸出端的電位進行邏輯及閘運算。進一步地，重置電路驅動模組例如包括第一電晶體、第二電晶體與第三電晶體；第一電晶體的控制端與第一通路端相電性耦接並接收電源電壓，第一電晶體的第二通路端電性耦接至重置電路驅動模組的輸出端；第二電晶體的控制端電性耦接至移位暫存器的輸出端，且第二電晶體的第一通路端電性耦接至重置電路驅動模組的輸出端；第三電晶體的控制端接收上述之致能訊號，第三電晶體的第一通路端電性耦接至第二電晶體的第二通路端，且第三電晶體的第二通路端接收第二預設電位。另外，上述之重置模組例如包括第四電晶體，而第四電晶體的控制端電性耦接至重置電路驅動模組的輸出端，第四電晶體的第一通路端電性耦接至移位暫存器的輸出端，且第四電晶體的第二通路端接收上述之第一預設電位。
本發明再一實施例提出的一種重置電路，適用於調整移位暫存器的輸出端的電位。本實實例中，重置電路包括重置電路驅動模組以及重置模組；其中，重置電路驅動模組根據重置控制訊號而控制是否提供致能訊號至重置電路驅動模組的輸出端；重置模組電性耦接至移位暫存器的輸出端以及重置電路驅動模組的輸出端，重置電路驅動模組的輸出端的電位控制重置模組是否導通位於移位暫存器的輸出端至第一預設電位之間的電性通路。再者，重置電路係用以重置相互串接的多個移位暫存器中之一個移位暫存器，當重置電路所重置的移位暫存器為上述之相互串接的多個移位暫存器中之奇數級的移位暫存器時所使用的重置控制訊號與當重置電路所重置的移位暫存器為上述之相互串接的多個移位暫存器中之偶數級的移位暫存器時所使用的重置控制訊號不同。進一步的，當重置電路所重置的為奇數級的移位暫存器時，重置控制訊號係可為此奇數級的移位暫存器的下一個奇數級的移位暫存器中用以控制所接收的相對應的時脈訊號是否被提供至此下一個奇數級的移位暫存器的輸出端的訊號；當重置電路所重置的為偶數級的移位暫存器時，重置控制訊號係可為此偶數級的移位暫存器的下一級的移位暫存器的輸出端所提供的訊號。
概述之，本發明實施例藉由增設專門的重置電路來調整移位暫存器的輸出端的電位(例如在特定時段關閉移位暫存器的輸出)，藉此強化移位暫存器的功能，使得移位暫存器即使存在製程變異時其輸出的閘極驅動脈衝能夠正常關閉，不會有拖曳現象產生。
為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。
請參閱圖3A，其繪示出本發明第一實施例提出的重置電路的結構示意圖。如圖3A所示，重置電路10電性耦接至移位暫存器SR(n)的輸出端(用於輸出閘極驅動脈衝G(n))，用於調整移位暫存器SR(n)的輸出端的電位；圖3A中的移位暫存器SR(n)可以與圖1中的移位暫存器SR(n)具有相同的電路結構，但本發明並不以此為限；此外需要說明的是，圖3A中將重置電路10繪製於移位暫存器SR(n)之外僅為便於區別本發明與先前技術之差異，並非用來限定移位暫存器SR(n)是否包含重置電路10。
承上述，本實施例係採用相互串接的多個移位暫存器中的單個奇數級的移位暫存器SR(n)作為舉例進行說明，奇數級的移位暫存器SR(n)接收時脈訊號CK(n-1)及CK(n)與控制訊號Q(n-1)(亦即上一級的移位暫存器的Q節點處的訊號)並根據控制訊號Q(n-1)而決定是否將時脈訊號CK(n)導通至其輸出端以輸出閘極驅動脈衝G(n)，而重置電路10係電性耦接至奇數級的移位暫存器SR(n)的輸出端。本實施例中，重置電路10包括重置電路驅動模組11及重置模組13。
具體地，重置電路驅動模組11接收致能訊號O(n)並提供致能訊號O(n)至重置電路驅動模組11的輸出端；在此，重置電路驅動模組11包括電晶體T62，電晶體T62的閘極(控制端)電性耦接至重置控制訊號Q(n+2)以使重置控制訊號Q(n+2)藉由閘極控制電晶體T62是否導通，電晶體T62的汲/源極(第一通路端)接收致能訊號O(n)，電晶體T62的源/汲極(第二通路端)作為重置電路驅動模組11的輸出端；在此，重置控制訊號Q(n+2)為奇數級的移位暫存器SR(n)的下一個奇數級的移位暫存器SR(n+2)(圖中未示出)中用來控制該下一個奇數級的移位暫存器SR(n+2)的輸出端的訊號，亦即該下一個奇數級的移位暫存器SR(n+2)的Q節點處的訊號。
重置模組13電性耦接至奇數級的移位暫存器SR(n)的輸出端以及重置電路驅動模組11的輸出端，以藉由重置電路驅動模組11的輸出端的電位控制重置模組13是否導通位於奇數級的移位暫存器SR(n)的輸出端至閘極關閉信號準位Vss之間的電性通路。重置模組13包括電晶體T61，電晶體T61的閘極(控制端)電性耦接至電晶體T62的源/汲極，使電晶體T62的源/汲極上的電位藉由電晶體T61的閘極而控制是否導通電晶體T61；電晶體T61的汲/源極(第一通路端)電性耦接至奇數級的移位暫存器SR(n)的輸出端；電晶體T61的源/汲極(第二通路端)電性耦接至閘極關閉信號準位Vss(第一預設電位)。在此需要說明的是，電晶體T61的源/汲極並不限於電性耦接至閘極關閉信號準位Vss，亦可如圖3B所示電性耦接至時脈訊號CK(n)，同樣可獲得閘極關閉信號準位。
圖4繪示出相關於圖3A所示奇數級的移位暫存器SR(n)與重置電路10的多個訊號的時序圖，下面將結合圖3A與圖4說明本發明實施例的重置電路10的工作過程。具體地，當時脈訊號CK(n)和控制訊號Q(n)皆為為高準位時，時脈訊號CK(n)將被傳遞至奇數級的移位暫存器SR(n)的輸出端作為閘極驅動脈衝G(n)，且控制訊號Q(n)於此時更進一步被上拉；在時脈訊號CK(n)的下降緣之後，控制訊號Q(n)的準位(參見圖4中Q(n)的時段t)也會相應的被下拉，由於此時重置控制訊號Q(n+2)為高準位，重置電路驅動模組11中的電晶體T62導通，致能訊號O(n)的高準位被傳輸至重置模組13中的電晶體T61的閘極以使電晶體T61導通，奇數級的移位暫存器SR(n)的輸出端的電位被快速下拉至閘極關閉信號準位Vss；因此即使奇數級的移位暫存器SR(n)由於製程變異造成控制訊號Q(n)的準位提早漏電至閘極關閉信號準位Vss，閘極驅動脈衝G(n)由於重置電路10的重置作用仍可正常釋放至閘極關閉信號準位Vss，不會出現拖曳現象。在此，於移位暫存器SR(n)應用於顯示器的情形下，致能訊號O(n)的時序可由顯示器的時序控制器(Timing Controller)控制，在奇數級的移位暫存器SR(n)所接收的時脈訊號CK(n)的下降緣輸出為高準位；並且，致能訊號O(n)的高準位的時間可程式化調整，不限定在CK(n)的下降緣之後才可以輸出。
請參閱圖5A，其繪示出本發明第二實施例提出的重置電路的結構示意圖。如圖5A所示，重置電路30電性耦接至移位暫存器SR(n+1)的輸出端，用於調整移位暫存器SR(n+1)的輸出端的電位；圖5A中的移位暫存器SR(n+1)可以與圖1中的移位暫存器SR(n)具有相同的電路結構，但本發明並不以此為限；此外需要說明的是，圖5A中將重置電路30繪製於移位暫存器SR(n+1)之外僅為便於區別本發明與先前技術之差異，並非用來限定移位暫存器SR(n+1)是否包含重置電路30。
承上述，本實施例係採用相互串接的多個移位暫存器中的單個偶數級的移位暫存器SR(n+1)作為舉例進行說明，偶數級的移位暫存器SR(n+1)接收時脈訊號CK(n)及CK(n+1)與控制訊號Q(n)並根據控制訊號Q(n)決定是否將時脈訊號CK(n+1)導通至其輸出端以輸出閘極驅動脈衝G(n+1)，而重置電路30係電性耦接至偶數級的移位暫存器SR(n+1)的輸出端。本實施例中，重置電路30包括重置電路驅動模組31及重置模組33。
具體地，重置電路驅動模組31接收致能訊號E(n)並提供致能訊號E(n)至重置電路驅動模組31的輸出端；在此，重置電路驅動模組31包括電晶體T62，電晶體T62的閘極(控制端)電性耦接至重置控制訊號G(n+2)以使重置控制訊號G(n+2)藉由閘極控制電晶體T62是否導通，電晶體T62的汲/源極(第一通路端)接收致能訊號E(n)，電晶體T62的源/汲極(第二通路端)作為重置電路驅動模組31的輸出端；在此，重置控制訊號G(n+2)為偶數級的移位暫存器SR(n+1)的下一級的移位暫存器的輸出端輸出的閘極驅動脈衝。
重置模組33電性耦接至偶數級的移位暫存器SR(n+1)的輸出端以及重置電路驅動模組31的輸出端，以藉由重置電路驅動模組31的輸出端的電位控制重置模組33是否導通位於偶數級的移位暫存器SR(n+1)的輸出端至閘極關閉信號準位Vss之間的電性通路。重置模組33包括電晶體T61，電晶體T61的閘極(控制端)電性耦接至電晶體T62的源/汲極，使電晶體T62的源/汲極上的電位藉由電晶體T61的閘極而控制是否導通電晶體T61；電晶體T61的汲/源極(第一通路端)電性耦接至偶數級的移位暫存器SR(n+1)的輸出端；電晶體T61的源/汲極(第二通路端)電性耦接至閘極關閉信號準位Vss(第一預設電位)。在此需要說明的是，電晶體T61的源/汲極並不限於電性耦接至閘極關閉信號準位Vss，亦可如圖5B所示電性耦接至時脈訊號CK(n+1)，同樣可獲得閘極關閉信號準位。
圖6繪示出相關於圖5A所示偶數級的移位暫存器SR(n+1)與重置電路30的多個訊號的時序圖，下面將結合圖5A與圖6說明本發明實施例的重置電路30的工作過程。具體地，當時脈訊號CK(n+1)和控制訊號Q(n+1)皆為高準位時，時脈訊號CK(n+1)將被傳遞至偶數級的移位暫存器SR(n+1)的輸出端作為閘極驅動脈衝G(n+1)，且此時控制訊號Q(n+1)進一步被上拉；在時脈訊號CK(n+1)的下降緣之後，控制訊號Q(n+1)的準位(參見圖6中Q(n+1)的時段t)也會相應地被下拉，由於此時重置控制訊號G(n+2)為高準位，重置電路驅動模組31中的電晶體T62導通，致能訊號E(n)的高準位被傳輸至重置模組33中的電晶體T61的閘極以使電晶體T61導通，偶數級的移位暫存器SR(n+1)的輸出端的電位被快速下拉至閘極關閉信號準位Vss；因此即使偶數級的移位暫存器SR(n+1)由於製程變異造成控制訊號Q(n+1)的準位提早漏電至閘極關閉信號準位Vss，閘極驅動脈衝G(n+1)由於重置電路30的重置作用仍可正常釋放至閘極關閉信號準位Vss，不會出現拖曳現象。在此，於移位暫存器SR(n+1)應用於顯示器的情形下，致能訊號E(n)的時序可由顯示器的時序控制器控制，在偶數級的移位暫存器SR(n+1)所接收的時脈訊號CK(n+1)的下降緣輸出為高準位；並且，致能訊號E(n)的高準位的時間可程式化調整，不限定在CK(n+1)的下降緣之後才可以輸出。
請參閱圖7，其繪示出本發明第三實施例提出的相鄰兩個移位暫存器的重置電路之結構示意圖。於圖7中，其係以奇數級的移位暫存器SR(n)與相鄰的偶數級的移位暫存器SR(n+1)作為舉例進行說明；其中，奇數級的移位暫存器SR(n)接收時脈訊號CK(n-1)及CK(n)與控制訊號Q(n-1)並根據控制訊號Q(n-1)而決定是否將時脈訊號CK(n)導通至其輸出端以產生閘極驅動脈衝G(n)，而電性耦接至奇數級的移位暫存器SR(n)的輸出端的重置電路50a與圖3A所示的重置電路10相同，皆係採用各自的下一個奇數級的移位暫存器的Q節點處的控制訊號作為重置控制訊號，故其電路結構在此不再贅述。偶數級的移位暫存器SR(n+1)接收時脈訊號CK(n)及CK(n+1)與控制訊號Q(n)並根據控制訊號Q(n)而決定是否將時脈訊號CK(n+1)導通至其輸出端以產生閘極驅動脈衝G(n+1)，而電性耦接至偶數級的移位暫存器SR(n+1)的輸出端的重置電路50b與圖5A所示的重置電路30相同，皆係採用各自的下一級的移位暫存器輸出的閘極驅動脈衝作為重置控制訊號，故其電路結構在此不再贅述。簡言之，於第三實施例中，奇數級的移位暫存器SR(n)的重置電路50a所使用的重置控制訊號Q(n+2)與偶數級的移位暫存器SR(n+1)的重置電路50b所使用的重置控制訊號G(n+2)不同，一者使用Q節點處的控制訊號作為重置控制訊號，另一者使用閘極驅動脈衝作為重置控制訊號。
請參閱圖8A，其繪示出本發明第四實施例提出的相鄰兩個移位暫存器的重置電路之結構示意圖。於圖8A中，其係以奇數級的移位暫存器SR(n)與相鄰的偶數級的移位暫存器SR(n+1)作為舉例進行說明，而移位暫存器SR(n)及SR(n+1)可與圖1所示的移位暫存器SR(n)具有相同的電路結構，但本發明並不以此為限；其中，奇數級的移位暫存器SR(n)接收時脈訊號CK(n-1)及CK(n)與控制訊號Q(n-1)並根據控制訊號Q(n-1)而決定是否將時脈訊號CK(n)導通至其輸出端以產生閘極驅動脈衝G(n)，而電性耦接至奇數級的移位暫存器SR(n)的輸出端的重置電路70a包括重置電路驅動模組71、重置模組73與停止重置模組75。此外需要說明的是，圖8A中將重置電路70a繪製於奇數級的移位暫存器SR(n)之外僅為便於區別本發明與先前技術之差異，並非用來限定重置電路70a是否包含於奇數級的移位暫存器SR(n)。
具體地，重置電路70a中的重置電路驅動模組71接收致能訊號Q(n)並提供致能訊號Q(n)至重置電路驅動模組71的輸出端；在此，重置電路驅動模組71包括電晶體T71及T72，電晶體T72的閘極(控制端)與汲/源極(第一通路端)接收致能訊號O(n)，電晶體T71的閘極(控制端)電性耦接至電晶體T72的源/汲極(第二通路端)，電晶體T71的汲/源極(第一通路端)接收致能訊號O(n)，且電晶體T71的源/汲極(第二通路端)作為重置電路驅動模組71的輸出端。
重置電路70a中的重置模組73電性耦接至奇數級的移位暫存器SR(n)的輸出端以及重置電路驅動模組71的輸出端，以藉由重置電路驅動模組71的輸出端的電位控制重置模組73是否導通位於奇數級的移位暫存器SR(n)的輸出端至閘極關閉信號準位Vss之間的電性通路。重置模組73包括電晶體T75，電晶體T75的閘極(控制端)電性耦接至電晶體T71的源/汲極，使電晶體T71的源/汲極上的電位藉由電晶體T75的閘極而控制是否導通電晶體T75；電晶體T75的汲/源極(第一通路端)電性耦接至奇數級的移位暫存器SR(n)的輸出端；電晶體T75的源/汲極(第二通路端)電性耦接至閘極關閉信號準位Vss(第一預設電位)。在此需要說明的是，電晶體T75的源/汲極並不限於電性耦接至閘極關閉信號準位Vss，亦可如圖8B所示電性耦接至時脈訊號CK(n)，同樣可獲得閘極關閉信號準位。
重置電路70a中的停止重置模組75電性耦接至奇數級的移位暫存器SR(n)的輸出端以及重置電路驅動模組71的輸出端，其根據奇數級的移位暫存器SR(n)的輸出端的電位而決定是否導通重置電路驅動模組71的輸出端至閘極關閉信號準位Vss之間的電性通路。具體地，停止重置模組75包括電晶體T73，電晶體T73的閘極(控制端)電性耦接至奇數級的移位暫存器SR(n)的輸出端，以使奇數級的移位暫存器SR(n)的輸出端的電位藉由閘極而控制是否導通電晶體T73；電晶體T73的汲/源極(第一通路端)電性耦接至重置電路驅動模組71的輸出端，電晶體T73的源/汲極(第二通路端)電性耦接至閘極關閉信號準位Vss(第二預設電位)。
此外，圖8A中的偶數級的移位暫存器SR(n+1)接收時脈訊號CK(n)及CK(n+1)與控制訊號Q(n)並根據控制訊號Q(n)而決定是否將時脈訊號CK(n+1)導通至其輸出端以產生閘極驅動脈衝G(n+1)，而電性耦接至偶數級的移位暫存器SR(n+1)的輸出端的重置電路70b與重置電路70a具有相同的電路結構，皆包括重置電路驅動模組71、重置模組73與停止重置模組75，不同之處僅在於：重置電路70a使用致能訊號O(n)，而重置電路70b使用致能訊號E(n)。此外需要說明的是，圖8A中將重置電路70b繪製於偶數級的移位暫存器SR(n+1)之外僅為便於區別本發明與先前技術之差異，並非用來限定偶數級的移位暫存器SR(n+1)是否包含重置電路70b。
圖9繪示出相關於圖8A所示移位暫存器SR(n)及SR(n+1)與各自的重置電路70a及70b的多個訊號的時序圖，下面將結合圖8A與圖9說明本發明實施例的重置電路70a及70b的工作過程。具體地，當時脈訊號CK(n)為高準位時，其將被傳遞至奇數級的移位暫存器SR(n)的輸出端作為閘極驅動脈衝G(n)且控制訊號Q(n)進一步被上拉，此時由於閘極驅動脈衝G(n)為高準位而使停止重置模組75中的電晶體T73導通，進而使重置模組73中的電晶體T75截止而達成停止重置之目的；在時脈訊號CK(n)的下降緣之後，控制訊號Q(n)的準位(參見圖9中Q(n)的t時段)也會相應的被下拉，由於致能訊號O(n)為高準位，重置電路驅動模組71中的電晶體T71及T72皆導通，致能訊號O(n)的高準位被傳輸至重置模組73中的電晶體T75的閘極以使電晶體T75導通，奇數級的移位暫存器SR(n)的輸出端的電位被快速下拉至閘極關閉信號準位Vss，而此時停止重置模組75中的電晶體T73截止；因此即使奇數級的移位暫存器SR(n)由於製程變異造成控制訊號Q(n)的準位提早漏電至閘極關閉信號準位Vss，閘極驅動脈衝G(n)由於重置電路70a的重置作用仍可正常釋放至閘極關閉信號準位Vss，不會出現拖曳現象。對於偶數級的移位暫存器SR(n+1)的重置電路70b與重置電路70a的工作過程相類似，故不再贅述。
另外，於本發明第四實施例中，當移位暫存器SR(n)及SR(n+1)應用於顯示器的情形下，致能訊號O(n)及E(n)的時序可由顯示器的時序控制器控制，在各自的移位暫存器SR(n)及SR(n+1)所接收的時脈訊號CK(n)或CK(n+1)的下降緣輸出為高準位；並且，致能訊號O(n)及E(n)的高準位的時間可程式化調整，不限定在相對應的CK(n)或CK(n+1)的下降緣之後才可以輸出。
請參閱圖10A，其繪示出本發明第五實施例提出的重置電路的結構示意圖。如圖10A所示，重置電路90電性耦接至移位暫存器SR(n)的輸出端，用於調整移位暫存器SR(n)的輸出端的電位OUT(n)；圖10A中的移位暫存器SR(n)可以與圖1中的移位暫存器SR(n)具有相同的電路結構，但本發明並不以此為限；此外需要說明的是，圖10A中將重置電路90繪製於移位暫存器SR(n)之外僅為便於區別本發明與先前技術之差異，並非用來限定移位暫存器SR(n)是否包含重置電路90。
承上述，本實施例係採用相互串接的多個移位暫存器中任一級的移位暫存器SR(n)作為舉例進行說明，移位暫存器SR(n)接收時脈訊號CK(n-1)及CK(n)與控制訊號Q(n-1)(亦即上一級的移位暫存器的Q節點處的訊號)並根據控制訊號Q(n-1)而決定是否將時脈訊號CK(n)導通至其輸出端以輸出OUT(n)，而重置電路90係電性耦接至移位暫存器SR(n)的輸出端。本實施例中，重置電路90包括重置電路驅動模組91及重置模組93。重置電路驅動模組91接收致能訊號OE(n)以藉此在其輸出端輸出控制電位至重置模組93。
具體地，重置電路驅動模組91電性耦接至電源電壓VGG與預設電位例如閘極關閉信號準位Vss(第二預設電位)，並接收致能訊號OE(n)與移位暫存器SR(n)的輸出電位OUT(n)。在此，重置電路驅動模組91包括電晶體T91、T92及T93；電晶體T91的閘極(控制端)與汲/源極(第一通路端)相電性耦接並接收電源電壓VGG，且電晶體T91的源/汲極(第二通路端)電性耦接至重置電路驅動模組91的輸出端；電晶體T92的閘極(控制端)電性耦接至移位暫存器SR(n)的輸出端以接收OUT(n)，且電晶體T92的汲/源極(第一通路端)電性耦接至電晶體T91的源/汲極；電晶體T93的閘極(控制端)接收致能訊號OE(n)，電晶體T93的汲/源極(第一通路端)電性耦接至電晶體T92的源/汲極(第二通路端)，且電晶體T93的源/汲極(第二通路端)電性耦接至閘極關閉信號準位Vss。
重置模組93電性耦接至移位暫存器SR(n)的輸出端以及重置電路驅動模組91的輸出端，以藉由重置電路驅動模組91的輸出端輸出的控制電位控制重置模組93是否導通位於移位暫存器SR(n)的輸出端至閘極關閉信號準位Vss之間的電性通路。具體地，重置模組93包括電晶體T94，電晶體T94的閘極(控制端)電性耦接至電晶體T91的源/汲極(亦即重置電路驅動模組91的輸出端)，使電晶體T91的源/汲極上的控制電位藉由電晶體T94的閘極而控制是否導通電晶體T94；電晶體T94的汲/源極(第一通路端)電性耦接至移位暫存器SR(n)的輸出端；電晶體T94的源/汲極(第二通路端)電性耦接至閘極關閉信號準位Vss(第一預設電位)。
從圖10A可知，於重置電路90的工作過程中，當OUT(n)與OE(n)同為高準位時，重置電路驅動模組91中的電晶體T92,T93導通，使得重置模組93中的電晶體T94因其閘極上的控制電位為低準位而截止，閘極驅動脈衝G(n)與OUT(n)相同，亦即為高準位；反之，當OUT(n)與OE(n)任一者或者兩者皆為低準位時，重置電路驅動模組91中的電晶體T92,T93中至少一者處於截止狀態，使得重置模組93中的電晶體T94因其閘極上的控制電位為高準位而導通，OUT(n)被拉至閘極關閉信號準位Vss而使得調整後的閘極驅動脈衝G(n)呈現為低準位；如此閘極驅動脈衝G(n)由於重置電路90的重置作用仍可正常釋放至閘極關閉信號準位Vss，不會出現拖曳現象。在此，於移位暫存器SR(n)應用於顯示器的情形下，致能訊號OE(n)的時序可由顯示器的時序控制器(Timing Controller)控制。
由上述重置電路90的工作過程可知，重置電路90扮演及閘電路之功用，例如圖10B所示的功能模塊圖。換而言之，本發明第五實施例係利用及閘電路作為重置電路來解決先前技術中的拖曳現象，然需要說明的是，圖10A所示的重置電路90中的具體電路結構僅為及閘電路之一種實施型態，並非用來限定及閘電路的具體電路結構。
綜上所述，本發明實施例藉由增設專門的重置電路來調整移位暫存器的輸出端的電位(例如特定時段關閉移位暫存器的輸出)，藉此強化移位暫存器的功能，使得移位暫存器即使存在製程變異時其輸出的閘極驅動脈衝能夠正常關閉，不會有拖曳現象產生。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
SR(n)、SR(n+1)．．．移位暫存器
Q(n-1)、Q(n)、Q(n+1)．．．控制訊號
CK(n-1)、CK(n)、CK(n+1)．．．時脈訊號
G(n)．．．閘極驅動脈衝
Q(n+2)、G(n+1)、G(n+2)．．．重置控制訊號
VGG．．．電源電壓
Vss．．．閘極關閉信號準位
Q．．．節點
t．．．時段
T11、T12、T21、T31、T32、T41、T42、T61、T62、T71、T72、T73、T75、T91、T92、T93、T94．．．電晶體
100．．．下拉電路
10、30、50a、50b、70a、70b、90．．．重置電路
11、31、71、91．．．重置電路驅動模組
13、33、73、93．．．重置模組
75．．．停止重置模組
O(n)、E(n)、OE(n)．．．致能訊號
OUT(n)．．．移位暫存器的輸出電位
圖1繪示出相互串接的多個移位暫存器中的單級移位暫存器的電路結構示意圖。
圖2繪示出相關於圖1所示移位暫存器的多個訊號的時序圖。
圖3A繪示出本發明第一實施例提出的重置電路的結構示意圖。
圖3B繪示出本發明第一實施例提出的重置電路的另一結構示意圖。
圖4繪示出相關於圖3A所示奇數級的移位暫存器與重置電路的多個訊號的時序圖。
圖5A繪示出本發明第二實施例提出的重置電路的結構示意圖。
圖5B繪示出本發明第二實施例提出的重置電路的另一結構示意圖。
圖6繪示出相關於圖5A所示偶數級的移位暫存器與重置電路的多個訊號的時序圖。
圖7繪示出本發明第三實施例提出的相鄰兩個移位暫存器的重置電路之結構示意圖。
圖8A繪示出本發明第四實施例提出的相鄰兩個移位暫存器的重置電路之結構示意圖。
圖8B繪示出本發明第四實施例提出的相鄰兩個移位暫存器的重置電路之另一結構示意圖。
圖9繪示出相關於圖8A所示相鄰兩個移位暫存器與各自的重置電路的多個訊號的時序圖。
圖10A繪示出本發明第五實施例提出的重置電路的結構示意圖。
圖10B繪示出圖10A所示重置電路的功能模塊圖。
SR(n)．．．移位暫存器
G(n)．．．閘極驅動脈衝
O(n)．．．致能訊號
Q(n-1)．．．控制訊號
CK(n-1)、CK(n)．．．時脈訊號
Q(n+2)．．．重置控制訊號
Vss．．．閘極關閉信號準位
T61、T62．．．電晶體
10．．．重置電路
11．．．重置電路驅動模組
13．．．重置模組

Claims (17)

  1. 一種重置電路，適用於調整一移位暫存器的輸出端的電位，係用以重置相互串接的多個移位暫存器中的一個移位暫存器，該重置電路包括：一重置電路驅動模組，接收一致能訊號以藉此在該重置電路驅動模組的輸出端輸出一控制電位，包括一第一電晶體，包括：一控制端，電性耦接至一重置控制訊號以使該重置控制訊號藉由該控制端控制該第一電晶體是否導通；一第一通路端，接收該致能訊號；以及一第二通路端，電性耦接至該移位暫存器的輸出端；以及一重置模組，電性耦接至該移位暫存器的輸出端以及該重置電路驅動模組的輸出端，該重置電路驅動模組的輸出端輸出的該控制電位控制該重置模組是否導通位於該移位暫存器的輸出端至一第一預設電位之間的電性通路。
  2. 如申請專利範圍第1項所述的重置電路，其中該重置電路所重置的該移位暫存器為相互串接的該些移位暫存器中的一奇數級的移位暫存器，且該重置控制訊號為該奇數級的移位暫存器的下一個奇數級的移位暫存器中用以控制所接收的相對應的時脈訊號是否被提供至該下一個奇數級的移位暫存器的輸出端的訊號。
  3. 如申請專利範圍第2項所述的重置電路，其中該重置模 組包括：一第二電晶體，包括：一控制端，電性耦接至該第一電晶體的該第二通路端，使該第一電晶體的該第二通路端上的電位藉由該第二電晶體的該控制端而控制是否導通該第二電晶體；一第一通路端，電性耦接至該奇數級的移位暫存器的輸出端；以及一第二通路端，電性耦接至該第一預設電位。
  4. 如申請專利範圍第1項所述的重置電路，其中該重置電路所重置的該移位暫存器為相互串接的該些移位暫存器中的一偶數級的移位暫存器，且該重置控制訊號為該偶數級的移位暫存器的下一級的移位暫存器的輸出端所提供的訊號。
  5. 如申請專利範圍第4項所述的重置電路，其中該重置模組包括：一第二電晶體，包括：一控制端，電性耦接至該第一電晶體的該第二通路端，使該第一電晶體的該第二通路端上的電位藉由該第二電晶體的該控制端而控制是否導通該第二電晶體；一第一通路端，電性耦接至該偶數級的移位暫存器的輸出端；以及一第二通路端，電性耦接至該第一預設電位，其中，該偶數級的移位暫存器根據前一級的移位暫存器的輸出訊號而決定是否將一時脈訊號導通至該偶數級的移位暫存器的輸出端，且該第一預設電位為該時脈訊號被傳輸到該偶 數級的移位暫存器時的電位。
  6. 如申請專利範圍第1項所述的重置電路，更包括：一停止重置模組，電性耦接至該移位暫存器的輸出端以及該重置電路驅動模組的輸出端，該停止重置模組根據該移位暫存器的輸出端的電位而決定是否導通該重置電路驅動模組的輸出端至一第二預設電位之間的電性通路。
  7. 如申請專利範圍第6項所述的重置電路，其中該重置電路驅動模組包括：一第一電晶體，包括控制端、第一通路端與第二通路端，該第一電晶體的控制端與第一通路端接收該致能訊號；以及一第二電晶體，包括控制端、第一通路端與第二通路端，該第二電晶體的控制端電性耦接至該第一電晶體的第二通路端，該第二電晶體的第一通路端接收該致能訊號，且該第二電晶體的第二通路端做為該重置電路驅動模組的輸出端。
  8. 如申請專利範圍第6項所述的重置電路，其中該停止重置模組包括：一電晶體，包括：一控制端，電性耦接至該移位暫存器的輸出端，以使該移位暫存器的輸出端的電位藉由該控制端而控制是否導通該電晶體；一第一通路端，電性耦接至該重置電路驅動模組的輸出端；以及一第二通路端，電性耦接至該第二預設電位。
  9. 如申請專利範圍第6項所述的重置電路，其中該重置模組包括：一電晶體，包括：一控制端，電性耦接至重置電路驅動模組的輸出端，使該重置電路，驅動模組的輸出端的電位藉由該電晶體的該控制端而控制是否導通該電晶體；一第一通路端，電性耦接至該移位暫存器的輸出端；以及一第二通路端，電性耦接至該第一預設電位。
  10. 如申請專利範圍第9項所述的重置電路，其中該第一預設電位等同於該第二預設電位。
  11. 如申請專利範圍第9項所述的重置電路，其中該移位暫存器根據一前級輸出訊號而決定是否將一時脈訊號導通至該移位暫存器的輸出端，且該第一預設電位為該時脈訊號被傳輸到該移位暫存器時的電位。
  12. 如申請專利範圍第1項所述的重置電路，其中該重置電路驅動模組更接收該移位暫存器的該輸出端的電位，且該重置電路驅動模組與該重置模組共同構成一及閘電路以對該致能訊號與該移位暫存器的該輸出端的電位進行邏輯及閘運算。
  13. 如申請專利範圍第1項所述的重置電路，其中該重置電路驅動模組包括： 一第一電晶體，該第一電晶體的控制端與第一通路端相電性耦接並接收一電源電壓，該第一電晶體的第二通路端電性耦接至該重置電路驅動模組的該輸出端；一第二電晶體，該第二電晶體的控制端電性耦接至該移位暫存器的該輸出端，且該第二電晶體的第一通路端電性耦接至該重置電路驅動模組的該輸出端；以及一第三電晶體，該第三電晶體的控制端接收該致能訊號，該第三電晶體的第一通路端電性耦接至該第二電晶體的第二通路端，且該第三電晶體的第二通路端接收一第二預設電位。
  14. 如申請專利範圍第13項所述的重置電路，其中該重置模組包括：一第四電晶體，該第四電晶體的控制端電性耦接至該重置電路驅動模組的該輸出端，該第四電晶體的第一通路端電性耦接至該移位暫存器的該輸出端，且該第四電晶體的第二通路端接收該第一預設電位。
  15. 一種重置電路，適用於調整一移位暫存器的輸出端的電位，該重置電路包括：一重置電路驅動模組，根據一重置控制訊號而控制是否提供一致能訊號至該重置電路驅動模組的輸出端；以及一重置模組，電性耦接至該移位暫存器的輸出端以及該重置電路驅動模組的輸出端，該重置電路驅動模組的輸出端的電位控制該重置模組是否導通位於該移位暫存器的輸出端至一第一預設電位之間的電性通路，其中，該重置電路係用以重置相互串接的多個移位暫存器 中的一個移位暫存器，其中，當該重置電路所重置的該移位暫存器為相互串接的該些移位暫存器中的一奇數級的移位暫存器時所使用的重置控制訊號與當該重置電路所重置的該移位暫存器為相互串接的該些移位暫存器中的一偶數級的移位暫存器時所使用的重置控制訊號不同。
  16. 如申請專利範圍第15項所述的重置電路，其中當該重置電路所重置的為該奇數級的移位暫存器時，該重置控制訊號為該奇數級的移位暫存器的下一個奇數級的移位暫存器中用以控制所接收的相對應的時脈訊號是否被提供至該下一個奇數級的移位暫存器的輸出端的訊號。
  17. 如申請專利範圍第15項所述的重置電路，其中當該重置電路所重置的為該偶數級的移位暫存器時，該重置控制訊號為該偶數級的移位暫存器的下一級的移位暫存器的輸出端所提供的訊號。
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