TWI441283B - 抑制傳送程式干擾之具位元線溝渠的ｏｒｏ與ｏｒｐｒｏ - Google Patents

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Description

抑制傳送程式干擾之具位元線溝渠的ORO與ORPRO
本發明所描述的是具有已改善傳送程式干擾(transport program disturb；TPD)特性之記憶體裝置和形成此記憶體裝置的方法。
現代計算裝置使用各種記憶體裝置儲存和存取訊息。記憶體裝置大體上可分為隨機存取記憶體(RAM)和唯讀記憶體(ROM)等兩種類別。這些類別又可再細分為靜態隨機存取記憶體(SRAM)、動態隨機存取記憶體(DRAM)、可程式化唯讀記憶體(PROM)、電子可程式化唯讀記憶體(EPROM)、和電子抹除式唯讀記憶體(EEPROM)、以及快閃記憶體等等。大部分的記憶體裝置使用以位元單元(bit cell)之陣列記憶體形式的內部架構，其包含有複數個列和複數個相交叉的行。
記憶體單元是放置在陣列中列和行之交叉處。通常，可藉由啟動其列然後讀取或寫入其行之狀態而存取特定記憶體單元。記憶體的大小是由列和行之架構所定義。舉例而言，1024列乘以1024行之記憶體陣列所定義的記憶體裝置具有1百萬位元的記憶體單元(memory cell)。陣列之列係意指為字元線，而陣列的行則意指為位元線。
半導體記憶體裝置的發展趨勢為朝向每個裝置具有較多位元單元數目、較低操作電壓、和較高存取速度之高電路密度。為了達到目前所具有的高密度且持續保持此種高 密度，正努力地降低裝置的大小(例如，降低至次微米的程度)。可是，在降低裝置的大小時，在程式化記憶體單元期間所產生的熱電子可能會傳到相鄰的記憶體單元，而干擾相鄰記憶體單元之程式化(例如，TPD)。因此，需要藉助複雜的製造技術才能達到在相鄰特徵之間具有緊密間隔之小特徵的需求。
本發明的一個態樣為提供具有已改善TPD特性之記憶體裝置。此記憶體裝置包含有在一個半導體基體上之兩個或多個記憶體單元和在記憶體單元之間的位元線開口(bit line opening)。此記憶體單元包含有電荷儲存層和第一多晶閘極(poly gate)。位元線開口延伸進入半導體基體且包含有位元線電介質。藉由使延伸進入半導體基體之位元線開口具有位元線電介質，可改善記憶體裝置在記憶體單元間之電性隔離，因此可避免和/或減緩TPD。
本發明的另一個態樣為提供製作具有已改善TPD特性之記憶體裝置的方法。此方法包含有在半導體基體上提供特徵和第一開口於該特徵之間；藉由在半導體基體上的特徵之間形成位元線溝渠而形成位元線開口；在半導體基體上的特徵附近形成袋狀植入區(pocket implant region)；以及在半導體基體中的位元線開口下形成第一位元線。
記憶體單元(舉例而言，單位元記憶體單元或雙位元記憶體單元)是藉由提供相當高電壓給控制閘極和將源極連 接至接地端以及將汲極連接至較源極電壓高之預定電位而進行程式化。在進行記憶體單元程式化的期間，因為浮動閘極是由多晶矽間電介質(interpoly dielectric)層和穿隧氧化物(tunnel oxide)所包圍，所以在核心單元通道區內之熱電子會穿隧通過閘極氧化物而進入浮動閘極而被捕獲(trapped)在浮動閘極中。因為這些捕獲電子，所以單元的臨界電壓會增加。捕獲電子所導致的單元臨界電壓的改變(且因此通道導電性改變)正是可對單元進行程式化的原因。
在程式化期間所產生的熱電子因為很熱，所以可能會穿透進入位元線接面下。此熱電子可能會抵達浮動閘極或相鄰記憶體單元之儲存元件。再者，在程式化期間所產生的熱電洞可能會在位元線區域之下進行二次衝擊電離(secondary impact ionization)，且此二次電子會擴散到相鄰記憶體單元之閘極，在此會受到汲極空乏區(depletion region)加速而注入相鄰記憶體單元之儲存元件。因此，因為在程式化期間會產生熱電子和熱電洞，所以記憶體單元會遭受到TPD現象。
本發明提供具有已改善TPD特性之記憶體裝置和形成此記憶體裝置之方法。在此記憶體裝置中，記憶體單元之間是利用在半導體基體上之位元線開口而互相分隔。位元線開口延伸進入半導體基體且包含有位元線電介質。藉由在位元線開口中包含位元線電介質，記憶體裝置可改善在記憶體單元間之電性隔離，因而可避免和/或減緩TPD。
在此所描述的TPD解決方案可應用於任何適合形式之記憶體單元。舉例而言，在此所描述的TPD解決方案可應用於單階(single-level)記憶體單元、多階(multi-level)記憶體單元、單位元記憶體單元、雙位元記憶體單元、四位元記憶體單元等等。雙位元記憶體單元是相當現代化的記憶體技術且使得可將多個位元儲存在單一記憶體單元內。雙位元記憶體單元基本上係分成兩個相同(對映(mirrored))的元件，其每一個均是規劃為儲存兩個獨立位元的其中一個。每一個雙位元記憶體單元，如同傳統的單元，其閘極具有源極和汲極。可是，不像源極總是連接至電性源極且汲極總是連接至電性汲極之傳統的堆疊式閘極單元，各個雙位元記憶體單元可使得源極和汲極在操作時反向連接以便能夠儲存兩個位元。
雙位元記憶體單元的半導體基體中植入有導電位元線。雙位元記憶體單元包含有電荷儲存層，其包含有一個或多個層且可以形成在半導體基體之上。舉例而言，電荷儲存層可包含三個不同的層：第一絕緣層、電荷儲存層、和第二絕緣層。在電荷儲存層之上所形成之字元線基本上是與位元線互相垂直。藉由提供訊號給作為控制閘極之字元線，以及改變位元線的連接使得其中一個位元是由以其中一種配置方法連接之源極和汲極儲存而另一個互補位元則是由以另一種交換位置之配置方法連接之源極和汲極儲存，程式化電路得以控制每個單元的兩個位元。
將參考圖式說明此發明，其中在全文中相同的元件符 號將用於表示相同的元件。在下列說明中，為了方便說明，提出許多的特定說明以便提供對本發明之徹底瞭解。可是，沒有這些特殊說明亦可以實現本發明將是顯而易見的。換句話說，眾所周知之結構和裝置是以方塊圖的方式呈現以便協助本發明之說明。
雖然此TPD解決方案可應用到任何形式之記憶體單元，但在下文中所顯示和說明之本發明是一種例示半導體裝置，其所具有的一個或多個記憶體陣列包含有以虛擬接地類型陣列架構配置之雙位元記憶體單元。第1圖係顯示例示雙位元快閃記憶體裝置100的上視圖。記憶體裝置100通常包含有半導體基體102，在該半導體基體102中形成有一個或多個高密度核心區域104和一個或多個低密度周邊部分。高密度核心區域104通常包含有一個或多個可各別定址之M乘N陣列，其基本上是相同的雙位元記憶體單元。另一方面，低密度周邊部分通常包含有輸入/輸出(I/O)電路106和程式化電路用於為各記憶體單元選擇性定址。程式化電路係以部分表示且包含一個或多個X解碼器108和一個或多個Y解碼器110，該等X解碼器108和Y解碼器110係與I/O電路106合作用於將所選擇已定址記憶體單元之源極、閘極、和/或汲極選擇性地連接至預定的電壓或阻抗，以便在各記憶體單元上實現所設計的操作(例如，程式化、讀取、和抹除、以及驅動所需電壓以便實現此種操作)。
第2圖係顯示例示記憶體核心之一部分200的概略 圖，其至少包含有第1圖中所顯示M乘N陣列核心104之其中一個的部份。此電路圖顯示一排記憶體單元，舉例而言，該記憶體單元包含有以虛擬接地類型實作之記憶體單元201至204。各記憶體單元201至204是連接至作為控制閘極之字元線206，而成對的記憶體單元則分享共用位元線。舉例而言，在所顯示範例中，記憶體單元201與位元線208和209有關聯；記憶體單元202與位元線209和210有關聯；記憶體單元203與位元線210和211有關聯；以及記憶體單元204與位元線211和212有關聯。因此，單元201和202分享位元線209，單元202和203分享位元線210，以及單元203和204分享位元線211。
依據在字元線上之訊號和在記憶體單元中位元線與電性源極和汲極之連接，記憶體單元201至204能夠寫入、讀取、和抹除在位置215至222之位元。舉例而言，在位置215之位元的控制是透過汲極與位元線208和源極與位元線209之連接而達成。同樣地，在位置216之位元的控制是透過汲極與位元線209和源極與位元線208之連接而達成。將了解到的是，雖然相鄰記憶體單元分享共用的位元線，但是因為記憶體單元通常一次僅程式化一個且在進行程式化之同時僅致動一個記憶體單元，所以相鄰記憶體並不會互相干擾。
第3圖係顯示記憶體核心之至少一部分300的上視圖，其至少可包含有顯示在第1圖中M乘N陣列核心之其中一個的部分。記憶體300是形成於半導體基體302上且 具有複數個基本上互相平行延伸的已植入位元線304，且復包含有複數個基本上互相平行延伸且與上述複數個已植入位元線304互相垂直的已形成字元線306。將了解到的是，字元線306和位元線304具有與程式化電路之接觸點和互連點(未顯示)，該程式化電路可以至少部分地以X解碼器和Y解碼器表示。
第4圖係顯示包含有以虛線表示之雙位元記憶體單元402之記憶體裝置400的一部分的等角剖面圖，如沿著第3圖之線A-A所截取者。雙位元記憶體單元402是形成於半導體基體404上。記憶體單元402包含有在半導體基體404上具兩個電荷儲存節點408、410之電荷儲存層406；在電荷儲存層406上之第一多晶閘極412；在半導體基體404中之電荷儲存層406附近或其下之袋狀植入區414；在半導體基體404中鄰近電荷儲存層406且在位元線開口418之下的第一位元線416；以及字元線420。在一個實施例中，此兩個電荷儲存節點408、410實際上是利用在電荷儲存層406中之中心電介質(central dielectric)422分開。在另一實施例中，此兩個電荷儲存節點在單電荷儲存層(未顯示)內實際上並沒有分隔。
因為記憶體單元402具有兩個電荷儲存節點408、410，故記憶體單元402可以儲存兩個實際上不同的位元。在記憶體單元402內之每一個位元是作為資料的二進位單位(例如，1或0)而可以直接映射至記憶體陣列。電荷儲存節點408、410之一側的讀取或程式化的發生，是與儲存在 電荷儲存節點408、410之另一側的資料無關。
記憶體單元402是利用位元線開口418而與相鄰記憶體單元分開。位元線開口418延伸進入半導體基體404(例如，位元線溝渠)。位元線開口418可包含有如氧化物(例如，氧化矽、高溫氧化物(HTO)、HDP氧化物)之位元線電介質。
兩個導電位元線416是顯示在第4圖中電荷儲存層406下方。將了解到的是，可將任何數目的此種位元線植入半導體基體404，且此種位元線是對應於第3圖中所顯示的位元線304。位元線416通常包含有如砷之已植入n型材料，且在某些範例中可包含有氧化物部分(未顯示)。此兩個導電位元線416分開一段距離且於其間定義出通道區424。袋狀植入區414通常包含有如硼之已植入p型材料。此袋狀植入區可協助控制記憶體單元402之臨界電壓。
兩個導電字元線420類似地是顯示在電荷儲存層406上方。將了解到的是，可將任何數目的此種字元線形成於電荷儲存層406之上，且此種字元線是對應於第3圖中所顯示的字元線306。字元線420包含有多晶矽材料，舉例而言，任何可以沈積在電荷儲存層406之上然後進行圖案化和蝕刻之多晶矽材料。
位置408和410通常顯示記憶體單元402中可以儲存各資料位元的位置。將了解到的是，通道424具有有效長度且當此長度減少時(例如，縮小的結果)可使位元更加接近。
參考第5至12圖、第13至17圖、和第18至24圖，將特別說明形成記憶體裝置之許多可能例示實施例的其中三個實施例。第5圖係顯示例示記憶體裝置500之一部分的中間狀態的截面圖。記憶體裝置500包含有在半導體基體504上之一個或多個特徵502。特徵502可包含有電介質層506、第一多晶層508、和第一遮罩層510。記憶體裝置500具有在特徵502之間的第一開口512。記憶體單元是在以虛線514所指示的位置以連續的製程形成。
在第5圖中為了簡化顯示，僅顯示兩個特徵502和三個第一開口512。然而，記憶體裝置500可具有任何適當數目的特徵和第一開口。舉例而言，記憶體裝置500可具有M列和N行之MxN陣列的特徵502。
半導體基體504可包含有任何適當的半導體材料，在此半導體材料上可形成如記憶體單元電晶體之電子裝置。半導體材料之範例包含有矽、砷化鎵、磷化銦等。第一多晶層508通常包含有多晶矽。
電介質層506可包含有任何如氧化物材料之適當的電介質材料。氧化物之範例包含有氧化矽、HTO等。在另一個實施例中，電介質層506包含有利用SPA(Slot Plane Antenna)製程所形成之氧化物。在又一個實施例中，電介質層506包含有利用ISSG(In-Site Steam Generation)製程所形成之氧化物。
第一遮罩層510可包含有任何適當的遮罩材料。遮罩材料之範例包含有如氧化矽(Six Oy )和二氧化矽(SiO2 )等氧 化物；如氮化矽(Six Ny )、富含矽的氮化物(silicon rich nitride)、和富含氧的矽氮化物(oxygen rich silicon nitride)等之氮化物等等。
雖然沒有顯示，可在第一遮罩層510上形成抗反射塗層(ARC)用於增加後續微影術製程之解析度。可以使用任何適合的ARC材料。舉例而言，ARC包含有如氧化矽(Six Oy )和二氧化矽(SiO2 )等氧化物；如氮化矽(Six Ny )、富含矽的氮化物、和富含氧的矽氮化物等之氮化物；如碳化矽(Six Cy )等碳化物；非結晶型碳等等。
特徵502可藉由任何適合的技術而形成於半導體基體上。舉例而言，電介質層是形成於半導體基體上，第一多晶層是形成於電介質層上、且第一遮罩層是形成於第一多晶層上。第一遮罩層是藉由利用如微影術和蝕刻技術移除部分的第一遮罩層而進行圖案化，因此可形成已圖案化之第一遮罩層510且曝露部分的第一多晶層和電介質層。第一多晶層和電介質層是藉由移除第一多晶層和電介質層中沒有被已圖案化之第一遮罩層覆蓋而曝露的部份而進行圖案化，因而形成已圖案化之第一多晶層508和已圖案化之電介質層506。
第6圖係顯示藉由透過例如蝕刻技術底切(undercutting)電介質層506而形成電介質層506之底切部分600和在半導體基體504與第一多晶層508之間的開口602。移除部分的電介質層506，因而可形成電介質層506之底切部分600和在半導體基體504與第一多晶層508 之間的開口602。在後續的製程中係在開口602內形成電荷儲存節點，且電介質層506之底切部分600會變成在電荷儲存節點之間的中心電介質。
可藉由任何適合的蝕刻劑移除部分的電介質層506。當電介質層506包含有氧化物材料時，可藉由使電介質層506與不會明顯影響或破壞在記憶體裝置500內如第一多晶層508等其他層之完整性之任何適合的氧化物蝕刻劑相接觸而移除部分的電介質層506。氧化物蝕刻劑之範例包含有如氫氟酸等之鹵酸。在一個實施例中，此氧化物蝕刻劑為氫氟酸溶液，如氫氟酸緩衝溶液(BHF：例如，氫氟酸-氟化氨(hydrofluoric acid-ammonium fluoride)緩衝溶液)。在另一個實施例中，氧化物蝕刻劑為氫氟酸之蒸氣。亦可以使用其他的氧化物蝕刻劑，只要其能夠相對於如第一多晶層508等其他層而選擇性地僅移除部分的電介質層506。
第7圖係顯示在半導體基體504和第一多晶層508之間的開口602內之電荷儲存節點700。電荷儲存節點700和底切電介質部分600可視為電荷儲存層。電荷儲存節點700之組構和/或組成是可以變動的，且對本發明而言不是關鍵性因素。電荷儲存節點700通常可包含有任何適合的電荷儲存電介質材料。電荷儲存電介質材料之範例包含有氮化物(例如，氮化矽、矽氧氮化物、和富含矽的氮化物)、氧化物、矽酸鹽、例如所具有之電介質常數高於二氧化矽(SiO2 )之高K電介質等等。在一個實施例中，電荷儲存電 介質材料包含有氮化矽、矽氧氮化物、和/或富含矽的氮化物)。在另一實施例中，電荷儲存電介質材料包含有氧化物或包含有鋁(Al)、鉭(Ta)、鉿(Hf)、鑭(La)、鋯(Zr)、鈦(Ti)、鈮(Nb)、鉻(Cr)、釩(V)、釔(Y)、鈰(Ce)、和/或鐠(Pr)等之矽酸鹽。電荷儲存節點700可藉由任何適合的技術而形成在半導體基體504上。舉例而言，電荷儲存節點700可藉由化學氣相沈積(CVD)、微影術、和蝕刻技術而形成。
電荷儲存節點700之特殊範例包含有氧化物/氮化物/氧化物三層、氧化物/氮化物二層、氮化物/氧化物二層、氧化物/氧化鉭二層(SiO2 /Ta2 O5 )、氧化物/氧化鉭/氧化物(SiO2 /Ta2 O5 /SiO2 )三層、氧化物/鈦酸鍶(SiO2 /SrTiO3 )二層、氧化物/鈦酸鍶鋇(SiO2 /BaSrTiO2 )二層、氧化物/鈦酸鍶/氧化物(SiO2 /SrTiO3 /SiO2 )三層、氧化物/鈦酸鍶/鈦酸鍶鋇(SiO2 /SrTiO3 /BaSrTiO2 )三層等等。
在一個實施例中，電荷儲存節點700包含有三種不同的層：第一絕緣層、電荷儲存電介質層、和第二絕緣層。第一和第二絕緣層包含有如二氧化矽(SiO2 )等之氧化物電介質和如氮化矽(Six Ny )等之氮化物電介質。氧化物-氮化物-氧化物組構可簡稱為ONO層。尤甚者，當氮化物層包含有富含矽的氮化物時，氧化物-氮化物-氧化物組構可簡稱為ORO三層。氧化物-氮化物-氧化物組構三層可藉由形成第一氧化矽層、在第一氧化矽層上形成氮化矽層、和在氮化矽層上形成第二氧化矽層而予以製造。
在另一個實施例中，電荷儲存節點700包含有五種不同的層，舉例而言，氧化物-氮化物-多晶矽-氮化物-氧化物。氧化物-氮化物-多晶矽-氮化物-氧化物組構在氮化物層包含有富含矽的氮化物時可簡稱為ORPRO層。
藉由圖示說明，第7圖之電荷儲存節點700所具有的ORPRO層包含有第一氧化物層702、氮化物層704、和多晶矽層706。ORPRO層可藉由任何適合的技術而形成。舉例而言，第一氧化物層是利用例如氧化技術(例如，熱氧化、電漿輔助氧化等等)和/或沈積技術(例如，CVD、濺鍍(spin-on)技術等等)而形成在開口602內之半導體基體504、底切電介質部分600和第一多晶層508之表面上。氮化物層是利用例如沈積技術(例如，CVD、濺鍍技術等等)而形成在第一氧化物層上。多晶矽層是利用例如沈積技術(例如，CVD、濺鍍技術等等)而形成長在由第一開口602內之氮化物層704所包圍之開口內。然後，第一氧化物層、氮化物層、和多晶矽層沒有被第一多晶層508覆蓋的部分是利用例如蝕刻技術而移除。在一個實施例中，電荷儲存節點700具有相當傾斜的側表面，其垂直延伸到半導體基體504之外形表面。在另一實施例中，電荷儲存節點700具有相當垂直的側表面(未顯示)。
雖然第5至7圖已顯示在半導體基體上形成特徵之例示方法，但是這些特徵之結構和製造的細節並不是本發明之關鍵。這些特徵之結構和製造的細節可參考例如2007年1月2日所核准之共同讓渡的美國專利案第7,157,335 號，在此提出以供參考。舉例而言，在一個實施例中，特徵502包含有如ORO層之電荷儲存層、ORPRO層等，但是並不包含有中間電介質600(未顯示)。在另一實施例中，在形成電荷儲存節點之後，藉由透過蝕刻而移除部分的電荷儲存層，然後在所移除部分上沈積中間電介質材料可形成中間電介質600。
第8圖係顯示藉由移除半導體基體504在第一開口512下之一部分所形成的位元線開口800(例如，藉由在半導體基體504內之第一開口512下形成位元線溝渠802)。半導體基體504在第一開口512下的部分可利用已圖案化之第一遮罩層510作為遮罩而予以移除。
這部份的半導體基體504可利用例如蝕刻技術等之任何適合的技術移除。舉例而言，半導體基體504的一部分可藉由使基體與不會實質破壞和/或移除記憶體裝置500之其他元件之任何適合的氧化物蝕刻劑相接觸而予以移除。能夠使用含有等向性蝕刻和/或非等向性蝕刻的濕蝕刻和/或乾蝕刻。當半導體基體504包含有矽時，濕蝕刻劑的範例包含有氫氧化四烷銨(例如，氫氧化四烷銨(TMAH))和鹼金屬氫氧化物(例如，氫氧化鉀(KOH)和氫氧化鈰(CeOH))。乾蝕刻劑的範例包含有利用包含有溴化氫(HBr)(例如，溴化氫和氧之混合氣體、HBr/NF3 /He和氧之混合氣體、SF6 、HBr和氧之混合氣體)之混合氣體的反應性離子蝕刻(RIE)。此混合氣體亦可包含有氯氣(Cl2 )。
位元線開口800依據所需位元線間距、所需實施、和/ 或所製造之記憶體裝置500可具有任何適合的長度(BLOL )。在一個實施例中，位元線開口800所具有的長度(BLOL )大約為10nm或更多和大約190nm或更少。在另一實施例中，位元線開口800所具有的長度(BLOL )大約為20nm或更多和大約100nm或更少。在又一實施例中，位元線開口800所具有的長度(BLOL )大約為30nm或更多和大約70nm或更少。在再一實施例中，位元線開口800所具有的長度(BLOL )大約為50nm。
在半導體基體504中之位元線溝渠802可具有任何適合的截面形狀。在一個實施例中，位元線溝渠802具有相當傾斜的側邊，其垂直延伸到半導體基體504之外形表面。在另一實施例中，位元線溝渠802具有相當垂直的側邊(未顯示)。位元線溝渠802可具有任何適合的深度。位元線溝渠802之深度(TD )可改變且對本發明而言不是關鍵因素。舉例而言，位元線溝渠802之深度(TD )可隨所需的實施和/或所製造的記憶體裝置500而改變。在一個實施例中，位元線溝渠802之深度(TD )大約為10nm或更多和大約100nm或更少。在另一實施例中，位元線溝渠802之深度(TD )大約為20nm或更多和大約90nm或更少。在又一實施例中，位元線溝渠802之深度(TD )大約為30nm或更多和大約70nm或更少。
第9圖係顯示在半導體基體504內鄰近電荷儲存節點700或在電荷儲存節點700下所形成的袋狀植入區900和在半導體基體504內在位元線開口800下所形成之第一位 元線902。袋狀植入區900可藉由任何適合的技術在半導體基體504內形成。舉例而言，袋狀植入區900可透過以相對於半導體基體504表面之角度植入一種或多種摻雜物而形成。摻雜物通過位元線開口800且植入電荷儲存節點700鄰近，同時會隨著植入角度的不同植入電荷儲存節點700下方的程度也不同。舉例而言，此摻雜物可以相對於半導體基體504表面大約5度角或更多和大約40度角或更少的方向植入一種或多種摻雜物而形成。可為袋狀植入區使用任何適合的植入成分和濃度。舉例而言，此摻雜物可包含有一種或多種p型摻雜物，如硼。此種摻雜物舉例而言，可以大約3KeV或更多和大約30KeV或更少的能階以及大約1E12atoms/cm2 或更多和大約5E15atoms/cm2 或更少的劑量植入。雖然沒有顯示，但袋狀植入區900可在位元線溝渠802形成之前形成。
第一位元線902可藉由任何適合的技術在半導體基體504內電荷儲存節點700附近和位元線開口800下形成。舉例而言，第一位元線902可透過植入一種或多種摻雜物而形成。摻雜物通過位元線開口800且在位元線開口800下方植入半導體基體504，在第一位元線902之間留下半導體基體504之通道區904。可為第一位元線902使用任何適合的植入成分和濃度。舉例而言，第一位元線902包含有一種或多種n型摻雜物，(例如，砷、磷、銻)。此種摻雜物，舉例而言，可以大約0.2E15atoms/cm2 或更多和大約4E15atoms/cm2 或更少的劑量和大約2KeV或更多和 大約40KeV或更少的能階植入。再者，半導體基體504可包含有其他位元線植入。此埋藏式第一位元線902可作為用於相對應之記憶體單元之各源極和汲極。因此，個別通道904係定義在相對應之埋藏式第一位元線902對之間。
第10圖係顯示在半導體基體504之上所形成的位元線電介質層1000。此位元線電介質層1000可包含有如氧化物等任何適合的電介質材料。氧化物之範例包含有氧化矽、四乙氧基矽(TEOS)氧化物、高深寬比(aspect ratio)電漿(HARP)氧化物、HTO、HDP氧化物等等。
位元線電介質層1000可藉由任何適合的技術成長。在一個實施例中，位元線電介質層是利用HTO沈積製程成長。舉例而言，HTO的形成是藉由使用在溫度大約攝氏600度或更多和大約攝氏900度或更少以及壓力大約100mTorr或更多和大約500mTorr或更少之一氧化二氮(N2 O)和二氯矽烷(SiH2 Cl2 )氣體之低壓化學氣相沈積(LPCVD)。在另一實施例中，位元線電介質層是在低溫電漿中生長，如電漿生長之氧化物。舉例而言，位元線電介質層包含有電漿生長氧化物，其是在大約攝氏250度或更多和大約攝氏600度或更少的溫度下生長。位元線電介質層可利用HDP沈積製程形成。此位元線電介質層可視需要地在大約攝氏1000度的氮環境中接受退火30分鐘。
第11圖係顯示移除第一遮罩層510和移除位元線電介質層1000上半部，由此在位元線開口800內形成位元線電介質1100。第一遮罩層510可藉由任何適合的技術移除。 舉例而言，當第一遮罩層510包含有氮化物材料時，第一遮罩層510可藉由使第一遮罩層510與不會實質影響或破壞在記憶體裝置500內如第一多晶層508等其他層之完整性的任何適合氮化物蝕刻劑相接觸而移除。氮化物蝕刻劑之範例包含有磷酸。亦可以使用其他的氮化物蝕刻劑，只要其能夠相對於如第一多晶層508等之其他層有選擇性地將第一遮罩層510移除。
位元線電介質層1000的上半部可藉由任何適合的技術移除。舉例而言，位元線電介質層1000的上半部可藉由化學機械研磨(CMP)和/或蝕刻而移除。舉例而言，位元線電介質層1000的上半部可在任何適合的條件下利用CMP研磨至第一遮罩層510之上表面，以便增進此上半部分的移除/研磨。舉例而言，其條件通常是由位元線電介質層之厚度、位元線電介質層之成分、所需實施、和/或所製造之記憶體裝置500而決定。在另一實施例中，位元線電介質層1000的上半部可藉由使該上半部分與不會實質破壞和/或移除記憶體裝置500之其他元件之任何適合的氧化物蝕刻劑相接觸而移除。
位元線電介質層1000的上半部可進一步藉由蝕刻移除。舉例而言，當位元線電介質層1000包含有氧化物材料時，位元線電介質層1000的上半部可藉由與不會實質影響或破壞在記憶體裝置500內如第一多晶層508等其他層之完整性之任何適合的氧化物蝕刻劑相接觸而移除。氧化物蝕刻劑的範例包含有如氫氟酸等之鹵酸。在一個實施例 中，氧化物蝕刻劑為如氫氟酸緩衝溶液(BHF：例如，氫氟酸-氟化氨緩衝溶液)。在另一實施例中，氧化物蝕刻劑為氫氟酸之蒸汽。亦可以使用其他的氧化物蝕刻劑，只要其能夠相對於如第一多晶層508等其他層而選擇性地移除部分的位元線電介質層1000。
可移除任何適當數量的位元線電介質層1000上半部。在一個實施例中，第一多晶層508之上表面會較位元線電介質層1000所生成的上表面高。在另一實施例中，第一多晶層508之上表面大體上是與位元線電介質層1000所生成的上表面共平面(未顯示)。在又一實施例中，第一多晶層508之上表面會較位元線電介質層1000所生成的上表面低(未顯示)。因為移除位元線電介質層的上半部，所以會將第一多晶層508之上表面暴露。
第12圖係顯示在半導體基體之上形成字元線1200，由此可在半導體基體504上形成記憶體單元1202。字元線1200可包含有如多晶矽等之任何適合的導電性材料。字元線1200的形成，舉例而言，可藉由在半導體基體504之上形成一層的字元線材料且圖案化(例如，蝕刻)此層，以便在第一位元線902之上建立字元線1200而達成。第一位元線902和字元線1200基本上是排列成互相垂直。
記憶體單元1202包含有在半導體基體504上之電荷儲存節點700和在電荷儲存節點700上之第一多晶閘極704。記憶體單元1202包含有在半導體基體504內電荷儲存節點700附近或電荷儲存節點700下的兩個袋狀植入區 900和在半導體基體504內位元線開口800下之第一位元線902。電荷儲存節點700可具有兩個電荷儲存節點。記憶體單元1202可具有在兩個電荷儲存節點之間的中間電介質600，亦可不具有。當記憶體單元1202包含有中間電介質600時，記憶體單元1202包含有至少兩個利用中間電介質600分隔之電荷儲存節點700。記憶體單元1202是利用在位元線開口800內的位元線電介質1100分隔。位元線電介質1000之上表面較第一多晶層1306的上表面低。
電荷儲存節點700可分別儲存至少一個位元的訊息。舉例而言，記憶體單元1202能夠儲存空間分隔的兩個二進位資料位元，其包含有代表以虛線圓A表示的左位元和以虛線圓B表示的右位元。當記憶體單元1202為此種雙位元記憶體單元時，此雙位元記憶體單元通常是對稱的，其中汲極和源極是可以互相交換的，但在本發明的目的中非對稱實施亦是可行的。在例示記憶體單元1202中，相對於右邊位元，左邊第一位元線1204可作為源極端而右邊第一位元線1206則可作為汲極端。同樣地，相對於左邊位元，右邊第一位元線1206可作為源極端而左邊第一位元線1204則可作為汲極端。本發明可結合包含有SONOS單元之各種單一或多位元記憶體單元形式而予以實現。除此之外，本發明能夠應用於二位元均是作為資料或訊息儲存用之雙位元記憶體單元中，以及應用於雙位元單元中僅一個位元(例如位元A)是如此使用的那些雙位元記憶體單元。
第13圖係顯示另一個例示記憶體裝置1300之一部分 在中間狀態時的剖面圖。記憶體裝置1300之中間狀態包含有一個或多個記憶體單元1302的中間狀態。記憶體單元1302之中間狀態包含有在半導體基體1310上之特徵1320。特徵1320包含有電荷儲存節點1304、第一多晶閘極1306、和第一遮罩層1308。記憶體單元1302之中間狀態包含有在半導體基體1310內電荷儲存節點1304附近或電荷儲存節點1304下的兩個袋狀植入區1312和在半導體基體1310內位元線開口1316下的兩條第一位元線1314。記憶體單元1302之中間狀態是藉由位元線開口1316而互相分隔的。位元線開口1316包含有延伸進入半導體基體1310之位元線溝渠1318。位元線開口1316包含有與第一多晶閘極1306、電荷儲存節點1304、和位元線開口1316(例如，位元線溝渠1318)之側表面相鄰之間隔物(spacer)1320。電荷儲存節點1304可利用中間電介質1322分隔，亦可以不必。記憶體單元1302之中間狀態與第9圖相關之記憶體單元的中間狀態除了間隔物1320之外具有相同結構。
間隔物1320可包含有任何適合的材料，只要該間隔物可以在後續的植入製程中作為植入遮擋物(例如，植入遮罩)。間隔物材料的範例包含有聚合物(例如，有機聚合物)。舉例而言，可使用含氟有機聚合物和含溴有機聚合物。當使用有機聚合物間隔物時，在後續的植入製程之後可輕易移除此間隔物。聚合物可以是自行圖案化(self-patternable)(不需要光阻)或非自行圖案化(nonself- patternable)(需要使用圖案化用之光阻或遮罩)。在某些場合，使用自行圖案化聚合物可免除在製造記憶體裝置時執行光微影術製程之需求。
聚合物的特殊範例包含有聚醯亞胺、含氟聚醯亞胺、如氫化聚倍半矽氧烷、甲基聚倍半矽氧烷、丁基聚倍半矽氧烷、和苯基聚倍半矽氧烷等之聚倍半矽氧烷、苯並環丁烯(PCB)、含氟苯並環丁烯、聚苯基、陶瓷膠、聚苯基單醚喹喏啉(PPQ)、兩種組成單元之共聚合體、2-雙三氟甲基-4,5-雙氟-1,3-二氧環戊烯、全氟烷基樹酯、含氟乙烯-丙烯、甲基丙烯酸氟、聚芳香醚、含氟聚芳香醚、含氟聚-對二甲苯、對二甲苯、含氟對二甲苯、聚-對二甲苯F、聚-對二甲苯N、聚-對二甲苯C、聚-對二甲苯D、非晶質聚四氟乙烯、聚喹啉、聚苯基單醚喹喏啉(PPQ)、高分子光阻材料等等。
雖然間隔物1320可包含有任何適合的材料，但是下文中所列舉和說明之間隔物的形成範例為聚合物間隔物。聚合物間隔物1320可利用任何適合的方法形成，舉例而言，在基體1310之上成長具有聚合物間隔物材料的層，然後將離位元線開口1316內之第一多晶閘極1306和電荷儲存節點1304之側表面較遠部分的間隔物材料層移除。包含有間隔物材料之層可至少在位元線開口1316內之第一多晶閘極1306和電荷儲存節點1304之側表面之上形成。
間隔物材料層可藉由任何適合的技術形成。舉例而言，間隔物材料層可藉由濺鍍或CVD技術形成。在CVD中， 在抗蝕劑沈積期間沒有使用有機溶液。CVD包含有脈衝式電漿輔助化學氣相沈積(PECVD)和熱解CVD以及連續PECVD。舉例而言，電漿聚合法(plasma polymerization)為用於沈積氟碳共聚合物電介質之通用方法。PECVD使用連續的射頻(rf)電源激勵前驅氣體(precursor gas)，以便將薄膜沈積在輝光放電區之內。間隔物材料層可以形成在記憶體裝置1300之表面之上。
間隔物材料層在位元線開口1316內沒有靠近第一多晶閘極1306和電荷儲存節點1304之側表面的部分可利用任何適合的技術移除。舉例而言，該部分的間隔物材料層是藉由蝕刻而移除。在一個實施例中，該部分的間隔物材料層是藉由使用，舉例而言，RIE或電漿蝕刻等之非等向性高分子蝕刻而進行蝕刻。蝕刻劑之範例包含有氯、氟、和氧之混合氣體、HBr、O2 、和He之混合氣體等等。
在一個實施例中，間隔物材料層之形成和部分間隔物材料層之移除是在兩個或多個不同的裝置(例如，工具、室)內進行。舉例而言，間隔物材料層是在CVD室內以高溫(例如，大約攝氏400度)形成，而部分的間隔物材料層是在電漿蝕刻室內以低溫(例如，大約攝氏20度)蝕刻。
在另一實施例中，間隔物材料層之形成和部分間隔物材料層之移除是在單一個裝置(例如，工具、室)內進行。舉例而言，此二製程均是在電漿室內進行的。為了形成間隔物材料層，烴氣(例如，CH4 、C2 H2 等等)、氟碳基氣體(例如，CH3 F、CHF3 、CF4 等等)、或其組合等氣體會導入電漿 室。其他無機氣體(例如，HBr、Ar、H2 等)亦可以導入此室內。
間隔物材料層可在低離子轟擊能量形成。在一個實施例中，間隔物材料層是在大約0.05eV或更多和大約5eV或更少之離子轟擊能量形成。在另一實施例中，間隔物材料層是在大約0.1eV或更多和大約4eV或更少之離子轟擊能量形成。在又一實施例中，間隔物材料層是在大約0.2eV或更多和大約3eV或更少之離子轟擊能量形成。在再一實施例中，此形成僅利用感應式耦合電漿(ICP)功率而執行。當間隔物材料層是在低離子轟擊能量形成時，所產生的間隔物材料層在記憶體裝置1300之表面之上會具有良好的共形性(conformality)。其後，在相同的電漿室內蝕刻間隔物材料層。為了蝕刻間隔物材料層，可使用相似的氣體，但是具有較少的聚合化氣體混合物以及可能添加有氧氣或其他氧化或還原氣體。
第14圖係顯示在半導體基體1310內於位元線開口1316下形成第二位元線1400。第二位元線1400可藉由任何適合技術而在半導體基體1310內形成。舉例而言，第二位元線1400可藉由參考第9圖所說明用於形成第一位元線902之相同方法形成。第一遮罩層1308和間隔物1320可作為植入遮擋物。第二位元線1400可包含有一個或多個n型摻雜物(例如，砷、磷、銻)。
第15圖係顯示在半導體基體1310之上移除間隔物1320和形成位元線電介質層1500。間隔物1320可利用任 何適合的技術移除。舉例而言，間隔物1320可藉由蝕刻而移除。在一個實施例中，間隔物1320是藉由使用例如RIE或電漿蝕刻等聚合物蝕刻而進行蝕刻。蝕刻劑之範例包含有氯、氟、和氧之混合氣體、HBr、O2 、和He之混合氣體等等。
位元線電介質層1500可包含有任何適合的如氧化物之電介質材料。氧化物之範例包含有氧化矽、TEOS氧化物、高深寬比電漿(HARP)氧化物、HTO、HDP氧化物等等。位元線電介質層1500可藉由任何適合技術而成長。舉例而言，位元線電介質層1500可藉由參考第10圖所說明用於形成位元線電介質1000之相同方法形成。
第16圖係顯示移除第一遮罩層1308和移除位元線電介質層1500上半部，由此可在位元線開口1316內形成位元線電介質1600。第一遮罩層1308和位元線電介質層1500上半部可藉由任何適合的技術移除。舉例而言，已圖案化的第一遮罩層1308和位元線電介質層1500上半部可藉由參考第11圖所說明用於移除已圖案化的第一遮罩層510和位元線電介質1000上半部之相同方法移除。
第17圖係顯示在半導體基體1310之上形成字元線1700，由此可在半導體基體1310上形成記憶體單元1702。記憶體單元1702包含有在半導體基體1310上之電荷儲存節點1304和在電荷儲存節點1304上之第一多晶閘極1306。記憶體單元1702包含有在半導體基體1310內電荷儲存節點1304附近或電荷儲存節點1304下的兩個袋狀植 入區1312，和在半導體基體1310內電荷儲存節點1304附近及位元線開口1316下的第一位元線1314和第二位元線1400。記憶體單元1702在電荷儲存節點1304之間可包含有中間電介質1322，亦可以不包含。記憶體單元1702可由在位元線開口1316內之位元線電介質1500分隔。位元線電介質1500之上表面會較第一多晶閘極1306之上表面低。
第18圖係顯示另一個例示記憶體裝置1800之一部分在中間狀態時的剖面圖。記憶體裝置1800之中間狀態包含有一個或多個記憶體單元1802之中間狀態。記憶體單元1802之中間狀態包含有在半導體基體1810上之特徵1816。此特徵可包含有電荷儲存節點1804、第一多晶閘極1806、和第一遮罩層1808。記憶體單元1802之中間狀態更包含有在第一開口1814內與電荷儲存節點1804、第一多晶閘極1806、和第一遮罩層1808之側表面相鄰之間隔物1812。電荷儲存節點1804可利用中間電介質1816分隔，亦可不必。記憶體單元1802之中間狀態與第7圖相關之記憶體單元的中間狀態除了間隔物1812之外具有相同結構。
間隔物1812可包含有任何適合的材料。舉例而言，間隔物1812包含有如參考第13圖所說明之間隔物1320的任何材料。間隔物1812可藉由任何適合的技術形成。舉例而言，間隔物1812可藉由參考第13圖說明用於形成間隔物1320之相同方法成長。
第19圖係顯示在半導體基體1810內(例如，在半導體基體1810內第一開口1814下)電荷儲存節點1804附近形成袋狀植入區1900。袋狀植入區1900可藉由任何適合的技術在基體1810內形成。舉例而言，袋狀植入區1900可藉由參考第9圖說明用於形成袋狀植入區1900之相同方法形成。第一遮罩層1808和間隔物1812可作為植入遮擋物。
第20圖係顯示在半導體基體1810內第一開口1814下形成位元線溝渠2000，由此形成位元線開口2002。位元線溝渠2000的形成可藉由利用第一遮罩層1808和間隔物1812做為遮罩而移除半導體基體1810第一開口1814下之一部分而達成。位元線溝渠2000可藉由參考第8圖說明用於形成位元線溝渠802之相同方法形成。雖然圖上沒有顯示，但在一個實施例中，是先形成位元線溝渠2000然後再形成袋狀植入區1900。
第21圖係顯示在半導體基體1810內電荷儲存節點1804附近和位元線開口2002下形成第一位元線2100。第一位元線2100可藉由任何適合的技術而形成。舉例而言，第一位元線2100可藉由參考第9圖說明用於形成第一位元線902之相同方法形成。雖然圖上沒有顯示，但第二位元線可藉由參考第14圖說明用於形成第二位元線1400之相同方法而形成在半導體基體1810內間隔物1812之間的位元線開口2002下方。
第22圖係顯示在半導體基體1810之上形成位元線電介質層2200。位元線電介質層2200可包含有如氧化物之 任何適合的電介質材料。氧化物之範例包含有氧化矽、TEOS氧化物、高深寬比電漿(HARP)氧化物、HTO、HDP氧化物等等。位元線電介質層2200可藉由任何適合的技術而形成。舉例而言，位元線電介質層2200可藉由參考第10圖說明用於形成位元線電介質1000之相同方法形成。
第23圖係顯示移除第一遮罩層1808和移除位元線電介質層2200上半部，由此可在位元線開口2002內形成位元線電介質2300。第一遮罩層1808和位元線電介質層2200上半部可藉由任何適合的技術而移除。舉例而言，已圖案化之第一遮罩層1808和位元線電介質層2200上半部可藉由參考第11圖說明用於移除第一遮罩層510和位元線電介質層1000上半部之相同方法移除。
第24圖係顯示在半導體基體1810上形成字元線2400，由此可在半導體基體1810上形成記憶體單元2402。所產生之記憶體裝置1800包含有在半導體基體1810上之電荷儲存節點1804和在電荷儲存節點1804上之第一多晶閘極1806。電荷儲存節點1804可利用中間電介質1816而互相分隔，亦可以不分隔。記憶體單元2402係利用在位元線開口2002內之位元線電介質2300而互相分隔。記憶體單元2402更包含有在半導體基體1810內電荷儲存節點1804附近的兩個袋狀植入區1900和在半導體基體1810內位元線開口2002下之第一位元線2100。位元線電介質2300之上表面較第一多晶層1806之上表面低。
第25圖係顯示形成具有已改善TPD特性之記憶體單元 的例示方法。在步驟2500，於半導體基體上提供有特徵和在特徵之間的第一開口。在步驟2502，於半導體基體內在特徵之間形成位元線溝渠，由此可形成位元線開口。在步驟2504，於半導體基體內在特徵附近形成袋狀植入區。在步驟2506，於半導體基體內在位元線開口下形成第一位元線。
雖然在第25圖沒有顯示，但此方法亦包含有形成與特徵和位元線溝渠之側邊相鄰的間隔物。在另一個實施例中，此方法包含有在形成與特徵和位元線溝渠之側邊相鄰的間隔物之後，於半導體基體內在位元線開口下形成通過位元線開口之第二位元線。在又一個實施例中，此方法包含有於半導體基體之上形成字元線。在再一個實施例中，位元線溝渠是在形成袋狀植入區之後形成。
再者，雖然沒有顯示，但第25圖之方法可包含有任何適合的記憶體裝置製造過程。記憶體裝置製造過程的通用範例包含有一般用於製造記憶體裝置之遮罩、圖案化、蝕刻、平坦化、熱氧化、植入、退火、熱處理、和沈積技術。
在此形成所產生之記憶體單元可應用於中央處理單元(CPU)；如DRAM裝置、SRAM裝置等等之揮發性記憶體裝置；輸入/輸出裝置(I/O晶片)；和如EEPROM、EPROM；PROM等之非揮發性記憶體裝置。
在此形成所產生之記憶體單元在如記憶體裝置等之任何電子裝置內均是有用的。舉例而言，所產生之記憶體單元可用於電腦、設備、工業裝備、手持式裝置、電信設備、 醫學設備、研究和開發設備、運輸工具、雷達/衛星裝置等等。手持式裝置(尤其是手持式電子裝置)因為記憶體裝置之輕薄短小所以可改善其攜帶性。手持式裝置之範例包含有行動電話和其他雙向通訊裝置、個人數位助理、掌上型導航裝置、攜帶型傳呼器、筆記型電腦、遠端控制、記錄器(影像和語音)、無線電裝置、小型電視和網頁瀏覽器、照相機等等。
上述已經說明的內容包含有本發明的範例。當然，不可能為了描述本發明而說明每一個元件和方法的可能組合，但是本發明所屬技術領域中具有通常知識者可理解本發明的許多進一步的組合和變更均是可能的。因此，本發明希望能夠包含涵蓋在所提出申請專利範圍之精神和目的內的所有轉用、置換、和改變。
工業應用
在此所說明的方法和裝置能夠應用到包含有非揮發性快閃記憶體裝置之半導體記憶體裝置之領域。
100、400、500、1300、1800‧‧‧記憶體裝置
102、302、404、504‧‧‧半導體基體
104‧‧‧核心區域、核心
106‧‧‧I/O電路
108‧‧‧X解碼器
110‧‧‧Y解碼器
200‧‧‧記憶體核心之一部分
201、202、203、204‧‧‧記憶體單元、單元
206、304‧‧‧字元線
208、209、210、211、212、306‧‧‧位元線
215、216、217、218、219、220、221、222‧‧‧位置
300‧‧‧記憶體核心之一部分、記憶體
402‧‧‧雙位元記憶體單元、記憶體單元
406‧‧‧電荷儲存層
408、410‧‧‧電荷儲存節點
412‧‧‧第一多晶閘極
414、900、1312‧‧‧袋狀植入區
416‧‧‧第一位元線、導電位元線、位元線
418、800、1316‧‧‧位元線開口
420‧‧‧字元線、導電字元線
422‧‧‧中心電介質
424、904‧‧‧通道區、通道
502‧‧‧特徵
506‧‧‧電介質層
508‧‧‧第一多晶層
510‧‧‧第一遮罩層
512‧‧‧第一開口
514‧‧‧虛線
600‧‧‧底切部分、底切電介質部分、中間電介質
602‧‧‧開口、第一開口
700‧‧‧電荷儲存節點
702‧‧‧第一氧化物層
704‧‧‧氮化物層、第一多晶閘極
706‧‧‧多晶矽層
802、1318‧‧‧位元線溝渠
902‧‧‧第一位元線
1000‧‧‧位元線電介質層
1100‧‧‧位元線電介質
1200‧‧‧字元線
1202‧‧‧記憶體單元
1204、1206、1314‧‧‧第一位元線
1302‧‧‧記憶體單元
1304‧‧‧電荷儲存節點
1306、1806‧‧‧第一多晶層、第一多晶閘極
1308、1808‧‧‧第一遮罩層
1310、1810‧‧‧半導體基體、基體
1320‧‧‧間隔物、特徵
1322‧‧‧中間電介質
1400‧‧‧第二位元線
1500‧‧‧位元線電介質層、位元線電介質
1600‧‧‧位元線電介質
1700‧‧‧字元線
1702、1802‧‧‧記憶體單元
1804‧‧‧電荷儲存節點
1812‧‧‧間隔物
1814‧‧‧第一開口
1816‧‧‧特徵、中間電介質
2000‧‧‧位元線溝渠
2002‧‧‧位元線開口
2100‧‧‧第一位元線
2200‧‧‧位元線電介質層
2300‧‧‧位元線電介質
2400‧‧‧字元線
2402‧‧‧記憶體單元
2500、2502、2504、2506‧‧‧步驟
第1圖係顯示依據本發明第一態樣之例示記憶體裝置的上視圖。
第2圖係顯示記憶體核心之一部分的概略圖，其至少包含有根據本發明之第一態樣以虛擬接地形式組構在第1圖中顯示之核心的其中一個的部分。
第3圖係顯示記憶體核心之至少一部分的上視圖，其至少可包含有根據本發明之第一態樣在第1圖中顯示之核 心的其中一個的部分。
第4圖係顯示例示記憶體單元之等角剖面圖，例如依據本發明之第一態樣沿著第3圖之線A-A截取者。
第5至7圖係顯示用於在半導體基體上製作特徵和第一開口於該特徵之間之例示方法。
第8圖係顯示依據本發明第二態樣藉由移除半導體基體在第一開口下之部分而形成位元線開口。
第9圖係顯示依據本發明第二態樣在半導體基體內特徵附近或特徵下方形成袋狀植入區和在半導體基體內位元線開口下方形成第一位元線。
第10圖係顯示依據本發明第二態樣在半導體基體之上形成位元線電介質層。
第11圖係顯示依據本發明第二態樣移除位元線電介質層之上半部。
第12圖係顯示依據本發明第二態樣在半導體基體之上形成字元線，由此可在半導體基體上形成記憶體單元。
第13圖係顯示依據本發明第三態樣之另一個例示記憶體裝置之一部分在中間狀態時的剖面圖。
第14圖係顯示依據本發明第三態樣在半導體基體內位元線開口下方形成第二位元線。
第15圖係顯示依據本發明第三態樣在半導體基體之上形成位元線電介質層。
第16圖係顯示依據本發明第三態樣移除位元線電介質層之上半部。
第17圖係顯示依據本發明第三態樣在半導體基體之上形成字元線，由此可在半導體基體上形成記憶體單元。
第18圖係顯示依據本發明第四態樣之另一個例示記憶體裝置之一部分在中間狀態時的剖面圖。
第19圖係顯示依據本發明第四態樣在半導體基體內電荷儲存節點附近形成袋狀植入區。
第20圖係顯示依據本發明第四態樣在半導體基體內第一開口下方形成位元線溝渠，由此形成位元線開口。
第21圖係顯示依據本發明第四態樣在半導體基體內電荷儲存節點附近和位元線開口下方形成第一位元線。
第22圖係顯示依據本發明第四態樣在半導體基體之上形成位元線電介質層。
第23圖係顯示依據本發明第四態樣移除位元線電介質層之上半部。
第24圖係顯示依據本發明第四態樣在半導體基體上形成字元線，由此可在半導體基體上形成記憶體單元。
第25圖係顯示依據本發明之一態樣形成具有已改善TPD特性之記憶體單元的例示方法。
2500、2502、2504、2506‧‧‧步驟

Claims (10)

  1. 一種製造記憶體裝置之方法，其包括：在半導體基體(504、1810)上提供記憶體單元和於該記憶體單元間之第一開口(512、1814)；在該半導體基體內該第一開口下形成位元線溝渠(802、1318)，藉以形成位元線開口(800、1316)；在該半導體基體內該特徵附近形成袋狀植入區(900、1312)；在該半導體基體內該位元線開口下形成第一位元線(902、1314)；在該記憶體單元和該位元線溝渠之側表面附近形成間隔物；在該半導體基體內該位元線開口下形成穿過該位元線開口之第二位元線(1400)，該第二位元線較該第一位元線窄；移除該間隔物；以及在該位元線開口和該第一開口中形成位元線電介質。
  2. 如申請專利範圍第1項之方法，復包括：在該半導體基體之上形成連接該記憶體單元的字元線(1200、1700)。
  3. 如申請專利範圍第1項之方法，其中，該記憶體單元包括一個或多個儲存節點和第一多晶層。
  4. 如申請專利範圍第3項之方法，其中，該一個或多個儲 存節點包括氧化物-氮化物-氧化物組構(ORO)層或氧化物-氮化物-多晶矽-氮化物-氧化物組構(ORPRO)層。
  5. 如申請專利範圍第3項之方法，其中，該第一多晶層的上表面較該位元線電介質所生成的上表面高。
  6. 如申請專利範圍第3項之方法，其中，該一個或多個儲存節點的側表面與該半導體基體的表面間之角度大於90度。
  7. 一種記憶體裝置，其包括：在半導體基體上之兩個記憶體單元，該個別的記憶體單元包括兩個由第一多晶閘極下的電介質所分隔的底切開口，該第一多晶閘極定義該底切開口的上表面，電荷儲存節點位於各個底切開口內，該第一多晶閘極設置於該兩個電荷儲存節點上；位元線開口，設置於該兩個記憶體單元之間，並且延伸進入該半導體基體；間隔物，在該記憶體單元的側表面附近，包含該電荷儲存節點，並且，該間隔物沿著該位元線開口延伸進入該半導體基體；以及該位元線開口包括設置於其內的袋狀植入區，該袋狀植入區在該電荷儲存節點附近和下方，並且，位元線植入區設置在該袋狀植入區附近和下方的該位元線開口內。
  8. 如申請專利範圍第7項之記憶體裝置，其中，該位元線開口延伸進入該半導體基體大約10nm或更多以及大約 100nm或更少。
  9. 如申請專利範圍第7項之記憶體裝置，其中，該電荷儲存節點包含氧化物-氮化物-多晶矽-氮化物-氧化物組構(ORPRO)組構。
  10. 如申請專利範圍第7項之記憶體裝置，復包括：第二位元線，該第二位元線復包含在該第一位元線植入區下延伸的第二位元線植入區，該第二位元線植入區較該第一位元線植入區窄。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008192803A (ja) * 2007-02-05 2008-08-21 Spansion Llc 半導体装置およびその製造方法
US8643079B2 (en) 2008-05-05 2014-02-04 Micron Technology, Inc. Nanocrystal formation using atomic layer deposition and resulting apparatus
US7935596B2 (en) * 2008-12-22 2011-05-03 Spansion Llc HTO offset and BL trench process for memory device to improve device performance
US8072803B2 (en) * 2009-05-26 2011-12-06 Macronix International Co., Ltd. Memory device and methods for fabricating and operating the same
JP2010283145A (ja) * 2009-06-04 2010-12-16 Sony Corp 固体撮像素子及びその製造方法、電子機器
CN102468305B (zh) * 2010-11-19 2015-04-01 旺宏电子股份有限公司 非挥发性记忆体及其制造方法
US8796754B2 (en) * 2011-06-22 2014-08-05 Macronix International Co., Ltd. Multi level programmable memory structure with multiple charge storage structures and fabricating method thereof
CN105336740B (zh) * 2014-08-13 2019-11-19 联华电子股份有限公司 半导体元件及其制作方法

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3717514A (en) * 1970-10-06 1973-02-20 Motorola Inc Single crystal silicon contact for integrated circuits and method for making same
US5278438A (en) * 1991-12-19 1994-01-11 North American Philips Corporation Electrically erasable and programmable read-only memory with source and drain regions along sidewalls of a trench structure
US6140171A (en) * 1999-01-20 2000-10-31 International Business Machines Corporation FET device containing a conducting sidewall spacer for local interconnect and method for its fabrication
US6248633B1 (en) * 1999-10-25 2001-06-19 Halo Lsi Design & Device Technology, Inc. Process for making and programming and operating a dual-bit multi-level ballistic MONOS memory
US6326268B1 (en) 1999-10-25 2001-12-04 Advanced Micro Devices, Inc. Method of fabricating a MONOS flash cell using shallow trench isolation
US6406960B1 (en) * 1999-10-25 2002-06-18 Advanced Micro Devices, Inc. Process for fabricating an ONO structure having a silicon-rich silicon nitride layer
US6444531B1 (en) 2000-08-24 2002-09-03 Infineon Technologies Ag Disposable spacer technology for device tailoring
US7125763B1 (en) * 2000-09-29 2006-10-24 Spansion Llc Silicided buried bitline process for a non-volatile memory cell
US6942750B2 (en) * 2001-06-08 2005-09-13 The Regents Of The University Of Michigan Low-temperature patterned wafer bonding with photosensitive benzocyclobutene (BCB) and 3D MEMS (microelectromechanical systems) structure fabrication
TW517348B (en) * 2001-11-05 2003-01-11 Macronix Int Co Ltd Manufacturing method of non-volatile memory with shallow junction
JP4087108B2 (ja) * 2001-12-10 2008-05-21 シャープ株式会社 不揮発性半導体記憶装置及びその製造方法
US6838344B2 (en) * 2002-03-12 2005-01-04 Halo Lsi, Inc. Simplified twin monos fabrication method with three extra masks to standard CMOS
KR100446632B1 (ko) * 2002-10-14 2004-09-04 삼성전자주식회사 비휘발성 ｓｏｎｓｎｏｓ 메모리
US6756631B2 (en) * 2002-11-14 2004-06-29 Intelligent Sources Development Corp. Stacked-gate cell structure and its NAND-type flash memory array
KR20040060492A (ko) * 2002-12-30 2004-07-06 동부전자 주식회사 에스오엔오에스 플래쉬 메모리 소자의 제조방법
JP2004343014A (ja) * 2003-05-19 2004-12-02 Sharp Corp 半導体記憶装置、半導体装置、及びそれらの製造方法、並びに携帯電子機器、並びにｉｃカード
US7476621B1 (en) * 2003-12-10 2009-01-13 Novellus Systems, Inc. Halogen-free noble gas assisted H2 plasma etch process in deposition-etch-deposition gap fill
US7049652B2 (en) * 2003-12-10 2006-05-23 Sandisk Corporation Pillar cell flash memory technology
US6989320B2 (en) * 2004-05-11 2006-01-24 Advanced Micro Devices, Inc. Bitline implant utilizing dual poly
US7329914B2 (en) * 2004-07-01 2008-02-12 Macronix International Co., Ltd. Charge trapping memory device with two separated non-conductive charge trapping inserts and method for making the same
KR100583968B1 (ko) * 2004-08-03 2006-05-26 삼성전자주식회사 스페이스 트랜치들을 갖는 불 휘발성 메모리 장치들 및 그형성방법들
JP4445353B2 (ja) * 2004-09-02 2010-04-07 富士通株式会社 直接トンネル型半導体記憶装置の製造方法
US20060084219A1 (en) * 2004-10-14 2006-04-20 Saifun Semiconductors, Ltd. Advanced NROM structure and method of fabrication
JP4521253B2 (ja) * 2004-11-24 2010-08-11 イノテック株式会社 半導体記憶装置の製造方法
KR100594326B1 (ko) * 2005-03-22 2006-06-30 삼성전자주식회사 2-비트 동작을 위한 비휘발성 메모리 소자 및 그 제조 방법
KR100672829B1 (ko) 2005-08-31 2007-01-22 삼성전자주식회사 전하 트랩 절연체의 제조 방법 및 소노스 타입의 비휘발성메모리 장치의 제조방법
KR100695498B1 (ko) * 2005-12-28 2007-03-16 주식회사 하이닉스반도체 수직형 채널을 갖는 반도체소자 및 그의 제조 방법
US7638835B2 (en) * 2006-02-28 2009-12-29 Saifun Semiconductors Ltd. Double density NROM with nitride strips (DDNS)
US8486782B2 (en) * 2006-12-22 2013-07-16 Spansion Llc Flash memory devices and methods for fabricating the same

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