TWI440073B - 電路結構的製造方法 - Google Patents

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Description

電路結構的製造方法
本發明係有關於半導體元件的製造方法，特別係關於Ⅲ族氮化物膜的製造方法。
在最近幾年，由於Ⅲ族氮化物(group-Ⅲ nitride)(一般稱作Ⅲ氮化物(Ⅲ-nitride)或Ⅲ氮(Ⅲ-N))化合物，例如氮化鎵(GaN)及其相關的合金在電子或光電元件中的前景應用而被積極的研究。可能的光電元件的特別例子包括藍光發射二極體及雷射二極體，以及紫外光光偵測器(ultra-violet photo-detector)。Ⅲ氮化合物的高能隙及高電子飽和速度(electron saturation velocity)的特性，也使得它們在高溫及高速功率電子元件的應用中是極佳的選擇。
由於在一般成長溫度下之氮元素(nitrogen)的平衡壓力(equilibrium pressure)高，因此很難得到GaN塊體結晶(bulk crystal)。由於沒有合適的方法成長塊體，一般是利用磊晶法在例如碳化矽(SiC)及藍寶石(sapphire)(Al2 O3 )的基底上沉積GaN材料。然而，目前在製造GaN薄膜的問題是，無法輕易的得到晶格常數(lattice constant)及熱膨脹係數(thermal expansion coefficient)幾乎與GaN相似的合適基底。雖然矽基底的晶格與GaN的晶格並不相似，矽基底是研究GaN之可能基底中的其中一個。由於矽基底其成本低、尺寸大、結晶及表面品質好、可控制電導性及熱導性高的特性，其被注意到用來成長GaN。使用矽基底能輕易的將以GaN為基底的(GaN based)光電元件與以矽為基底的(silicon based)電子元件整合在一起。
再者，由於沒有用以形成GaN膜於其上的合適基底，因而限制了GaN膜的尺寸。大尺寸的GaN膜會在GaN膜及其下方的基底之間形成大的應力而造成基底彎曲(bowing)。此可能會造成一些不好的效應。第一，結晶性GaN膜內可能會產生大量的缺陷(差排(dislocation))。第二，所形成之GaN膜的厚度均勻性低，造成形成於GaN膜上之光學元件所發射出的光線其光波位移(wavelength shift)。第三，具有大應力的GaN膜會產生碎裂。
磊晶橫向超成長法(epitaxial lateral overgrowth,ELOG)已被用以形成具有較小應力及較少差排於其中的GaN膜。然而，一般的磊晶橫向超成長製程耗時且花成本。
有人提出如第1圖所示之在GaN奈米結構上成長GaN膜的方法。首先提供藍寶石基底10並放置在腔室內。接著導入製程氣體，包括氨(NH3 )、氯化鎵(GaCl)、氮氣(N2 )及氫氣(H2 )，且利用氫化物氣相磊晶(hydride vapor phase epitaxy,HVPE)法形成氮化層11及位於氮化層11上的GaN奈米柱12。接著改變製程環境以進行橫向超成長而形成GaN膜15。在形成GaN膜15後，冷卻藍寶石基底10及其上方結構會造成奈米結構11及12破裂，因而可至少部份的使GaN膜15及藍寶石基底10分開。也可施加一機械力以完全的將GaN膜自藍寶石基底10分開。
然而，上述製程有缺點。由於奈米結構11及12需在最佳化的製程條件下形成，因此很難控制奈米結構11及12的尺寸、圖案密度及均勻性。這會影響所形成之GaN膜15的厚度均勻度。再者，此例子中的奈米結構具有非期望的大寬度，因此需要大的機械力以將GaN膜自藍寶石基底10分開。這不但造成在GaN膜15內形成更多的差排，也使一般非常薄的GaN膜15破裂。因此有需要提供一種能解決上述問題的新穎方法。
本發明提供一種電路結構的製造方法，包括：提供一基底；蝕刻該基底以形成多數個奈米結構；以及利用磊晶成長在該些奈米結構上形成一複合半導體材料，其中成長自鄰近之該奈米結構的該複合半導體材料互相連接以形成一連續的複合半導體膜。
本發明也提供一種電路結構的製造方法，包括：提供一基底；圖案化該基底的上部份以形成具有實質上具有均勻圖案密度之週期圖案的複數個奈米柱；於該些奈米柱上磊晶成長一Ⅲ族氮化物半導體膜；以及藉由破壞該些奈米柱將該Ⅲ族氮化物半導體膜自該基底分開。
另外，本發明還提供一種電路結構的製造方法，包括：提供一基底，包括：一埋藏氧化層，以及一矽層，位於該埋藏氧化層上；圖案化該矽層及至少該埋藏氧化層的上層以形成多數的奈米柱；於該些奈米柱上磊晶成長一Ⅲ族氮化物半導體膜；以及藉由破壞該些奈米柱將該Ⅲ族氮化物半導體膜自該基底分開。
有關各實施例之製造和使用方式係如以下所詳述。然而，值得注意的是，本發明所提供之各種可應用的發明概念係依具體內文的各種變化據以實施，且在此所討論的具體實施例僅是用來顯示具體使用和製造本發明的方法，而不用以限制本發明的範圍。
本發明提供形成Ⅲ族氮化物(此後稱之為Ⅲ氮化物)半導體膜的方法及形成之結構。以下係透過各種圖示及例式說明本發明較佳實施例的製造過程。此外，在本發明各種不同之各種實施例和圖示中，相同的符號代表相同或類似的元件。
第2A圖及第2B圖顯示基底20。請參考第2A圖，於一實施例中，基底20具有絕緣層上覆矽(silicon-on-insulator,SOI)結構，包括位於矽層22上的埋藏氧化層24，及位於埋藏氧化層24上的矽層26。矽層26可具有(111)表面晶向(surface orientation)，然而矽層26也可具有其他例如(100)及(110)表面晶向(surface orientation)。埋藏氧化層24可包括氧化矽(silicon oxide)(SiO2 )或其他介電材料。或者，埋藏氧化層24係由氧化物(oxide)以外的其他材料所構成，其可包括例如氮化矽(SiNx )或氮氧化矽(SiON)的介電材料、例如鍺化矽(Six Ge(1-x ))或碳化矽(Six C(1-x ))的半導體材料，以及例如鋁(Al)或氮化鈦(TiN)的導體材料及類似的。埋藏氧化層24所選用的材料較佳讓埋藏氧化層24的熱膨脹係數(coefficient of thermal expansion,CTE)明顯的失配(mismatch)於其上方之矽層26的CTE、其下方之矽層22的CTE，及/或之後所形成之Ⅲ氮化物膜40(未顯示於第2A圖，請參考第5圖)的CTE。於一實施例中，埋藏氧化層24的CTE大於矽層22、26兩者同時或至少其一之CTE的約110%，或小於約90%。換句話說，埋藏氧化層24對上方及下方元件之CTE失配較佳大於約10%。再者，埋藏氧化層24所選用的材料讓在之後形成Ⅲ氮化物膜40(請參考第5圖)的步驟中實質上沒有Ⅲ氮化物材料形成於奈米柱部份301 (在之後的圖案化步驟後，層膜24的殘留部份，請參考第3圖)上。在整個說明中，雖然層膜26係被稱作矽層，但其也可以由其他適合用以形成Ⅲ氮化物膜於其上的材料所構成，包括例如碳化矽(silicon carbon)(SiC)、氮化鋁(aluminum nitride)(AlN)、氮化銦(indium nitride)(InN)、氧化鋅(zinc oxide)(ZnO)或類似的材料。於一實施例中，矽層26的厚度T1係介於約100nm至約10μm之間，埋藏氧化層24的厚度T2係介於約100nm至約10μm之間。第2圖顯示塊材基底(bulk substrate)20，其實質上可由相同於層膜26的材料所形成，例如矽或SiC。
請參考第3圖，利用微影技術進行圖案化步驟以形成奈米柱30。例如，在形成光阻32後，蝕刻部分的矽層26及至少埋藏氧化層24的上部份。或者，蝕刻步驟在蝕刻掉全部的埋藏氧化層24前停止，如虛線31所顯示之停止蝕刻的地方。矽層26及埋藏氧化層24的殘留部分形成奈米柱30。奈米柱30包括由埋藏氧化層24的殘留部分所形成的下部分(lower portion)301 ，及由矽層26的殘留部分所形成的上部分(upper portion)302 。奈米柱30的橫向尺寸(寬度W或長度)較佳介於約5nm至約900nm之間。因此，柱30係被稱作為奈米柱。然而，要了解的是，整個說明所敘述的尺寸僅只是例子，當使用不同的製程技術，或改變奈米柱30及Ⅲ氮化物膜40的材料(請參考第5圖)時，也可改變尺寸。相鄰的奈米柱30之間的距離S可介於約5nm至約900nm之間。為確保奈米柱30之間的空間(spacing)在之後形成Ⅲ氮化物膜40(請參考第5圖)的步驟中不會整個被Ⅲ氮化物材料所填充，空間的深寬比(aspect ratio)，相當於(T1+T2)/S，較佳大於1，或更佳大於約4。
第4A圖及第4B圖顯示第3圖所示之結構的俯視圖，其中顯示了奈米柱30兩種可能之排列結構。在第4A圖中，奈米柱30被排列成一陣列。在第4B圖中，奈米柱30被排列成蜂窩巢的形狀。應了解的是，奈米柱30可被排列成任何圖案，在局部區域及整個基底20的所有區域(可為整個個別的半導體晶片或整個晶圓的所有區域)中之奈米柱30的圖案密度均勻度(pattern density uniformity)實質上係均勻(uniform)的。單一奈米柱30的俯視圖可具有任何形狀，例如第4A圖中所示的正方形，或第4B圖中所示的圓形。
請參考第5圖，磊晶成長Ⅲ氮化物膜40。於較佳實施利中，Ⅲ氮化物膜40係由GaN所形成。於其他實施利中，Ⅲ氮化物膜40可包括半導體材料，例如InGaN，AlInGaN，GaN、InGaN及/或AlInGaN的組合或類似的材料。磊晶成長較佳係選擇性的，且實質上不發生在奈米柱部分301 的露出表面上。另一方面，磊晶成長發生在奈米柱部分302 的露出表面上。磊晶成長具有兩個部位，用以向上成長Ⅲ氮化物膜40的縱向部位，以及橫向部位。Ⅲ氮化物膜40的橫向成長有益的造成較少的差排(dislocation)產生，因而提升了Ⅲ氮化物膜40的品質。磊晶成長的橫向部位最後造成Ⅲ氮化物材料自相鄰的奈米柱30成長至彼此互相連接，以形成一連續的Ⅲ氮化物膜40。要了解的是，雖然第5圖並未顯示，與Ⅲ氮化物膜40相同的材料也形成在奈米柱部分302 的側邊上。然而，由於適當的T1/S比，在Ⅲ氮化物材料實質上填充奈米柱部分302 之間的空間之前，Ⅲ氮化物膜40先密封奈米柱30之間的空間。有助益的是，由於Ⅲ氮化物材料並未形成在奈米柱部分301 上，即使當奈米柱部分302 之間的空間實質上完全的被填充，奈米柱部分301 仍保有未被Ⅲ氮化物材料覆蓋的部分，且可用以將Ⅲ氮化物膜40自基底20隔開。因此，於其他實施例中，奈米柱部分302 之間的空間實質上完全的被填充，而奈米柱部分301 之間的空間實質上未被填充。
Ⅲ氮化物膜40的形成方法包括，但不限於，金屬有機化學氣相沉積(metal organic chemical vapor deposition)、物理氣相沉積(physical vapor deposition)、分子束磊晶(molecular beam epitaxy,MBE)、氫化物氣相磊晶(hydride vapor phase epitaxy,HVPE)、液相磊晶(liquid phase epitaxy,HVPE)及其他適合的沉積方法。Ⅲ氮化物膜40的成長溫度較佳大於約500℃，更佳介於約700℃至約1100℃。在Ⅲ氮化物膜40包括GaN的例子中，用以形成Ⅲ氮化物膜40的製程氣體(process gas)可包括GaCl、NH3 及載氣，然而也可使用其他製程氣體，包括Ga及N。藉由GaCl及NH3 之間的反應可沉積GaN。
Ⅲ氮化物膜40係沉積至一期望的厚度，其可例如大於約1000nm。接著冷卻所形成的結構。要了解的是，Ⅲ氮化物膜40係在一高溫下成長。當進行冷卻步驟時，奈米柱30(其可具有不同CTE的上部份及下部份)、基底20及Ⅲ氮化物膜40的CTE差異造成在冷卻過程中施加在奈米柱30上的應力，而導致奈米柱30破裂。也可施加另外的(additional)扭力(twisting force)以將Ⅲ氮化物膜40自基底20完全的分開。第6圖顯示所形成的Ⅲ氮化物膜40。接著可磨(polish)或鋸(saw)Ⅲ氮化物膜40。有助益的是，奈米柱30之底部與上方及下方材料具有較大之CTE失配，因而增加奈米柱30在冷卻過程中破裂的可能性。因此，為了使奈米柱30破裂，若有需要的話，只需要較小的外力將Ⅲ氮化物膜40自基底20扭轉(twist)。或者，利用含氫氟酸成份的溶液(HF based solution)蝕刻奈米柱部分301 ，其可為氧化物。
請參考第7圖，在基底20係塊材(bulk substrate)(如第2B圖中所示)的例子中，係利用實質上相同於如形成第3圖中所示之奈米柱30的形成方法，以蝕刻基底20的方式形成奈米柱30。奈米柱及奈米柱30之間的空間的尺寸實質上也可與先前段落所描述的尺寸相同。接著，請參考第8圖，利用實質上與先前段落所描述的相同方法在奈米柱30上形成Ⅲ氮化物膜40。再一次的，由於Ⅲ氮化物膜40係在一高溫下形成，在冷卻步驟中，基底20及Ⅲ氮化物膜40的CTE差異造成奈米柱30破裂。
本發明的實施例有下列優點。第一，由於是利用微影技術形成奈米柱，因此可以精確控制奈米柱的尺寸、圖案密度及均勻度。此造成最終形成於其上的Ⅲ氮化物膜具有改善的品質。第二，由於Ⅲ氮化物膜係形成在奈米柱上，因此造成明顯的橫向成長，而減少了Ⅲ氮化物膜中的差排。第三，藉由控制奈米柱的材料及寬度的方法，使奈米柱破裂所需要的扭力較小。第四，由於Ⅲ氮化物膜40並未形成在奈米柱部分301 上，因此可以保證奈米柱部分301 係機械強度弱的部分，能夠輕易的被破壞或溼蝕刻掉。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟悉此項技藝者，在不脫離本發明之精神和範圍內，當可做些許更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10．．．藍寶石基底
11．．．氮化層
12．．．GaN奈米柱
15．．．GaN膜
20．．．基底
22．．．矽層
24．．．埋藏氧化層
26．．．矽層
30．．．奈米柱
301 ．．．下部分(lower portion)
302 ．．．上部分(upper portion)
31．．．虛線
32．．．光阻
40．．．Ⅲ氮化物膜
S．．．距離
T1．．．厚度
T2．．．厚度
W．．．寬度
第1圖顯示習知在奈米結構上形成GaN膜的方法。
第2A、2B、3、4A、4B、5~8圖顯示本發明實施例的流程剖面圖。
22．．．矽層
30．．．奈米柱
301．．．下部分
302．．．上部分
31．．．虛線
32．．．光阻
S．．．距離
T1．．．厚度
T2．．．厚度
W．．．寬度

Claims (14)

  1. 一種電路結構的製造方法，包括：提供一基底，其中該基底包括一第一層、一位於該第一層上的第二層，以及一位於該第二層上的第三層，其中該第三層係矽層，且該第二層係埋藏氧化層；蝕刻部分的該第二層及部分的該第三層以形成多數個奈米結構，其中部分的該第一層在該蝕刻步驟後露出，且其中該些奈米結構係奈米柱，該些奈米柱中的每一個包括部份的該第二層及部份的該第三層；利用磊晶成長在該些奈米結構上形成一複合半導體材料，其中成長自鄰近之該奈米結構的該複合半導體材料互相連接以形成一連續的複合半導體膜；以及將該連續的複合半導體膜自該基底分開。
  2. 如申請專利範圍第1項所述之電路結構的製造方法，其中該基底係一塊材基底，且其中在蝕刻該基底的步驟後，部分的該基底的上層被移除，且殘留部分的該基底的上層形成該些奈米結構。
  3. 如申請專利範圍第1項所述之電路結構的製造方法，其中該複合半導體材料包括Ⅲ族氮化物半導體材料。
  4. 如申請專利範圍第3項所述之電路結構的製造方法，其中該Ⅲ族氮化物半導體材料包括氮化鎵(gallium nitride,GaN)。
  5. 一種電路結構的製造方法，包括：提供一基底，其中該基底係絕緣層上覆矽基底，包括位於一埋藏氧化層上的一矽層； 圖案化該基底的該矽層及該埋藏氧化層以形成具有實質上具有均勻圖案密度之週期圖案的複數個奈米柱；於該些奈米柱上磊晶成長一Ⅲ族氮化物半導體膜；以及藉由破壞該些奈米柱將該Ⅲ族氮化物半導體膜自該基底分開，其中該些奈米柱包括部分的該矽層及部分的該埋藏氧化層。
  6. 如申請專利範圍第5項所述之電路結構的製造方法，其中該圖案化該基底之上部分的步驟包括利用微影技術蝕刻該基底。
  7. 如申請專利範圍第5項所述之電路結構的製造方法，其中該些奈米柱係形成於整個該基底。
  8. 如申請專利範圍第5項所述之電路結構的製造方法，其中該些奈米柱具有一小於900nm的寬度。
  9. 如申請專利範圍第5項所述之電路結構的製造方法，其中介於該些奈米柱之間的空間具有一小於4的深寬比。
  10. 如申請專利範圍第5項所述之電路結構的製造方法，其中該基底係塊矽基底。
  11. 如申請專利範圍第5項所述之電路結構的製造方法，其中該Ⅲ族氮化物半導體膜包括氮化鎵(gallium nitride,GaN)。
  12. 一種電路結構的製造方法，包括：提供一基底，包括： 一埋藏氧化層，以及一矽層，位於該埋藏氧化層上；圖案化該矽層及至少該埋藏氧化層的上層以形成多數個奈米柱；於該些奈米柱上磊晶成長一Ⅲ族氮化物半導體膜；以及藉由破壞該些奈米柱將該Ⅲ族氮化物半導體膜自該基底分開。
  13. 如申請專利範圍第12項所述之電路結構的製造方法，其中該基底更包括一位於該埋藏氧化層下方的底層，且其中部分的該底層在該圖案化步驟後露出。
  14. 如申請專利範圍第12項所述之電路結構的製造方法，其中該圖案化步驟只有圖案化該埋藏氧化層的上部。
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