JP2007246289A - 窒化ガリウム系半導体基板の作製方法 - Google Patents

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Abstract

【課題】 Ｓｉ（１１１）面上に気相成長法を利用して、厚膜の窒化ガリウム系半導体層を形成する際、ＧａとＳｉに因る反応に起因する結晶劣化、ＧａＮとＳｉの熱膨張係数差に起因するクラッキング発生を抑制し、良質な窒化ガリウム系半導体基板の作製を可能とする作製方法の提供。
【解決手段】 担体基板の上面上に、酸化膜を介して形成された薄層Ｓｉ（１１１）を基板とし、前記薄層Ｓｉ（１１１）の一部を除去した後、該薄層Ｓｉ（１１１）の存在する基板表面上に厚膜の窒化ガリウム系半導体層、例えば、厚膜ＡｌＧａＮ層を形成することで、窒化ガリウム系半導体基板を作製する。
【選択図】 図４

Description

本発明は、窒化ガリウム系半導体基板の作製方法に関する。特には、Ｓｉ（１１１）面上に気相成長によって厚膜の窒化ガリウム系半導体層を形成することで、窒化ガリウム系半導体基板を作製する方法に関する。
窒化ガリウムに代表されるIII族窒化物半導体は、高効率の青紫色発光が可能であり、青紫色領域の発光ダイオード（ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ，ＬＥＤ）やレーザーダイオード（ｌａｓｅｒ ｄｉｏｄｅ，ＬＤ）用材料として、注目を浴びてきた。なかでも、青紫色領域のＬＤは、大容量光ディスク装置の光源として期待され、近年、書き込み光源用の高出力窒化ガリウム系半導体ＬＤの開発が勢力的に進められている。加えて、窒化ガリウム系半導体の示す、優れた電子伝導特性を生かし、動作層に窒化ガリウム系半導体を利用する高周波トランジスタの開発も、同時に進められている。
これら窒化ガリウム系半導体デバイスは、従来、主に、サファイアまたはＳｉＣを下地基板とし、その上にヘテロ成長させたIII族窒化物半導体層を利用して作製されている。その理由は、良質なＧａＮ単結晶基板の入手が困難であったためである。従って、サファイア基板やＳｉＣ基板上に２段階成長法を用いてウルツ鉱型ＧａＮ（０００１）層を成長させ、得られるＧａＮ（０００１）層を基板として、III族窒化物半導体層のエピタキシャル成長によって、素子構造が作製されてきた。これらサファイア基板やＳｉＣ基板を下地基板に用いる場合、下地基板とＧａＮの格子定数が大きく異なるため、ヘテロ成長させたＧａＮ層に高密度の転位が導入され、良質な結晶を得る上での障害となっていた。加えて、サファイア基板の熱伝導度が低いため、その上に作製されている素子の放熱特性が悪いこと、劈開（ヘキカイ）面の配向がＧａＮ層とサファイア基板とで異なり、ＬＤ作製時、劈開（ヘキカイ）を利用するミラー端面形成が困難であること、更には、サファイア自体、絶縁体であるため、裏面電極型素子の作製が不可能であることも、サファイア基板の利用に伴う本質的な問題であった。
一方、近年、ＨＶＰＥ（ｈｙｄｒｉｄｅ ｖａｐｏｒ ｐｈａｓｅ ｅｐｉｔａｘｙ）を用いるＧａＮ厚膜成長技術によって、良質な低転位ＧａＮ基板の作製が可能であることも報告されている（例えば、特許文献１を参照）。サファイア基板に代えて、熱伝導特性、電気伝導特性の良好なＧａＮ基板を用いることにより、放熱特性の改善、裏面電極型ＬＤの実現等が期待される。従って、将来的には、厚膜成長技術により作製されるＧａＮ基板を利用した、III族窒化物半導体素子が主流になると考えられる。
現在、主流となっているＧａＮ基板作製技術は、下地基板のサファイア、ＧａＡｓなどの単結晶基板上にＨＶＰＥ法により３００μｍ以上の厚膜ＧａＮ層を堆積させ、その後、下地基板を除去することにより自立ＧａＮ基板を得るものである。ＨＶＰＥによるＧａＮ基板作製においては、（１）単結晶基板と厚膜ＧａＮ層の剥離、（２）ＨＶＰＥ成長時における、単結晶基板の熱的および化学的安定性、の二点の課題をいかに解決するかが鍵となる。ＧａＮ成長用下地基板として一般的に利用されているサファイア基板、ＳｉＣ基板は、化学的に安定であり、かつ硬いために、化学エッチングや研磨によって、ＧａＮ／サファイア、あるいは、ＧａＮ／ＳｉＣ構造から下地基板の剥離を容易に達成できないという問題があった。サファイア基板の場合には、レーザーを用いた剥離法も提案されているが、大面積にわたり、厚膜ＧａＮ層の割れなしに剥離することは困難であった。また、ＧａＡｓを下地基板とする場合、厚膜ＧａＮ層との剥離は、容易に行うこうが可能である。しかしながら、典型的なＨＶＰＥ法によるＧａＮの成長温度（〜１０００℃）では、ＧａＡｓの熱分解が生じるため、成長面以外の裏面、側端面を保護する必要がある。さらに、ＧａＡｓ材料自体、毒性の高いＡｓを主な成分として含むため、対環境性の点で、必ずしも好ましい下地基板ではない。
素子作製工程において、窒化ガリウム系半導体層のヘテロ成長用の下地基板として、Ｓｉ（１１１）を用いる事例も提案されている（特許文献２、特許文献３を参照）。その際、Ｓｉ下地基板とＧａＮの格子定数差に起因する結晶成長上の問題を克服する手段として、ＡｌＮ緩衝層を用いることが有用であることも例示されている（特許文献３を参照）。また、Ｓｉ基板は、ＧａＮ成長温度において熱的に安定であり、更には、入手コストが低いこと、材料自体毒性が低いこと、結晶性のよい大口径ウエハが入手可能であることなど、多くの利点を有す。加えて、研磨や化学エッチングにより、容易にＳｉを選択的に除去することが可能であるため、自立ＧａＮ基板作製のための下地基板材料として有望である。
特開平１０−２８７４９７号公報 特開平８−５６０１５号公報 特開平１１−４０８５０号公報
窒化ガリウム系半導体を成長する場合、Ｓｉを基板として用いる際には、ＧａとＳｉに因る反応に起因する結晶劣化、ＧａＮとＳｉの熱膨張係数差に起因するクラッキング発生が問題となる。これらの問題を解決する技術として、ＧａとＳｉに因る反応を抑制する目的で、Ｓｉ基板表面を炭化して、ＳｉＣ組成の緩衝層を設ける手法（特開平８−５６０１５号公報）、クラッキング発生を回避する目的で、ＡｌＧａＩｎＮ超格子を緩衝層として用いる手法（特開平１１−４０８５０号公報）などが提案されている。しかし、これらの手法は、いずれも、Ｓｉ基板上に成長される窒化ガリウム系半導体層の膜厚が数μｍと薄い場合に、有効に適用可能な技術として提案されたものである。一方、膜厚は数百μｍを超える、厚膜の窒化ガリウム系半導体層をＳｉ基板上に堆積する場合には、次のような問題が生じる。例えば、上記ＳｉＣ組成の緩衝層形成時、表面欠陥や表面に付着した異物に起因して、緩衝層にピンホールが生じやすい。この緩衝層内のピンホールを介して、ＧａとＳｉ基板表面との直接的な接触が生じると、ＧａとＳｉの反応が起こるが、成長される窒化ガリウム系半導体層の膜厚が数μｍ程度と薄い場合には、成長中に進行する反応領域は、ピンホール近傍の局所的なものであり、基板全面に波及することはない。一方、厚膜ＧａＮを堆積する場合、当初、ピンホール近傍における局所的な反応に伴って生じたＧａ／Ｓｉ融液により、周囲の基板Ｓｉおよび堆積したＧａＮ層がさらにメルトバックする結果、反応領域の拡大が加速度的に進行する。そのため、メルトバックに伴った、Ｇａ／Ｓｉ反応は、基板全面に影響を及ぼすことになり、成長される膜厚が増すとともに、より大きな問題となる。表面欠陥や表面に付着した異物に起因する、緩衝層内のピンホール発生を完全に抑制することは困難であるため、仮に、ピンホール発生が生じた際、その後に引き起こされる、メルトバック反応の拡大を抑制する手段は、前記結晶劣化の問題に対する、有効な解決手段となる。
本発明は前記の課題を解決するもので、本発明の目的は、Ｓｉ基板を下地基板として用い、Ｓｉ（１１１）面上に気相成長によって厚膜の窒化ガリウム系半導体層を形成する際、上記結晶劣化の拡大を有効に回避でき、良質な結晶性を示す窒化ガリウム系半導体基板の作製を可能とする方法を提供することにある。
本発明者は、Ｓｉ（１１１）面上に気相成長によって厚膜の窒化ガリウム系半導体層を形成する際、従来用いていたＳｉ（１１１）バルク基板に代えて、担体基板上に、ＳｉＯ2膜などの誘電体層と、この誘電体層上にＳｉ（１１１）層が積層された、ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板を利用し、加えて、Ｓｉ（１１１）層表面上に緩衝層を設け、厚膜の窒化ガリウム系半導体層を形成することにより、Ｇａ／Ｓｉメルトバック反応に起因する結晶劣化の拡大、ならびにピット上の表面欠陥の生成を有効に回避できることを見出した。本発明は、この知見に基づき、完成に至ったものである。
すなわち、本発明の第一の形態にかかる窒化ガリウム系半導体基板の作製方法は、
窒化ガリウム系半導体基板を作製する方法であって、
担体基板上に、第一の誘電体層と、該第一の誘電体層上にＳｉ（１１１）層が積層されてなる基板を用い、
前記基板表面のＳｉ（１１１）層上に緩衝層を堆積する工程と、
緩衝層の堆積後、厚膜の窒化ガリウム系半導体層を堆積する工程とを
少なくとも有し、
前記厚膜の窒化ガリウム系半導体層を用いて、窒化ガリウム系半導体基板を作製することを特徴とする窒化ガリウム系半導体基板の作製方法である。
また、本発明の第二の形態にかかる窒化ガリウム系半導体基板の作製方法は、
窒化ガリウム系半導体基板を作製する方法であって、
担体基板上に、第一の誘電体層と、該第一の誘電体層上にＳｉ（１１１）層が積層されてなる基板を用い、
前記基板表面のＳｉ（１１１）層上に緩衝層を堆積する工程と、
緩衝層の堆積後、前記緩衝層の表面を部分的に被覆する第二の誘電体層を形成する工程と、
前記第二の誘電体層による部分的被覆後、厚膜の窒化ガリウム系半導体層を堆積する工程とを
少なくとも有し、
前記厚膜の窒化ガリウム系半導体層を用いて、窒化ガリウム系半導体基板を作製することを特徴とする窒化ガリウム系半導体基板の作製方法である。
さらに、本発明の第三の形態にかかる窒化ガリウム系半導体基板の作製方法は、
窒化ガリウム系半導体基板を作製する方法であって、
担体基板上に、第一の誘電体層と、該第一の誘電体層上にＳｉ（１１１）層が積層されてなる基板を用い、
前記基板表面のＳｉ（１１１）層上に緩衝層を堆積する工程と、
緩衝層の堆積後、前記第一の誘電体層上の前記Ｓｉ（１１１）層と緩衝層との積層構造を部分的に残し、他の領域では、前記Ｓｉ（１１１）層と緩衝層との積層構造を除去し、第一の誘電体層表面を露出させる工程と、
前記Ｓｉ（１１１）層と緩衝層との積層構造の部分的除去後、厚膜の窒化ガリウム系半導体層を堆積する工程とを
少なくとも有し、
前記厚膜の窒化ガリウム系半導体層を用いて、窒化ガリウム系半導体基板を作製することを特徴とする窒化ガリウム系半導体基板の作製方法である。
上記の三種の形態を有する本発明の窒化ガリウム系半導体基板の作製方法において、
前記Ｓｉ（１１１）層の厚さを、１μｍ以下の範囲に選択することが好ましい。また、前記緩衝層は、少なくともＡｌを含む窒化ガリウム系半導体層であることが好ましい。一方、前記第一の誘電体層の誘電体材料は、ＳｉＯxＮyで示される誘電体材料の群から選択することが望ましい。同様に、前記第二の誘電体層の誘電体材料も、ＳｉＯxＮyで示される誘電体材料の群から選択することが望ましい。
なお、本発明の窒化ガリウム系半導体基板の作製方法において、
前記担体基板として、Ｓｉ（１１１）基板とは異なる熱膨張係数の面内異方性を有する基板を用いることができる。例えば、前記担体基板として、Ｓｉ（１００）基板を用いることができる。
本発明により、研磨や化学エッチングによって、窒化ガリウム系半導体層から容易に除去することができ、また、安価に入手可能なＳｉ基板を下地基板として利用し、Ｓｉ（１１１）面上に気相成長によって厚膜の窒化ガリウム系半導体層を形成する際、ＧａとＳｉに因る反応に起因する結晶劣化の影響を局所的な範囲に抑制することが可能となる。結果として、本発明にかかる窒化ガリウム系半導体基板の作製方法を利用することで、安価で、大面積のＳｉ基板を下地基板として利用し、例えば、良質なＧａＮ自立基板を簡便、かつ高い生産性で作製することが可能となる。
本発明にかかる窒化ガリウム系半導体基板の作製方法について、以下に詳しく説明する。
本発明にかかる作製方法の第一の特徴は、Ｓｉ（１１１）面上に気相成長によって厚膜の窒化ガリウム系半導体層を形成する際、従来用いていたＳｉ（１１１）バルク基板に代えて、担体基板上に、ＳｉＯ2膜などの第一の誘電体層と、この第一の誘電体層上に薄膜のＳｉ（１１１）層が積層された、ＳＯＩ基板を利用する点にある。また、前記薄膜のＳｉ（１１１）層の表面に緩衝層を形成した上で、気相成長によって厚膜の窒化ガリウム系半導体層を形成している。
ＳＯＩ基板ではなく、Ｓｉバルク基板を用いる場合には、緩衝層中に存在するピンホールを介した、Ｇａ／Ｓｉメルトバック反応が起こった際、Ｓｉが基板側から継続的に供給される。そのため、Ｇａ／Ｓｉメルトバック反応が加速度的に進行することにある。
一方、前記ＳＯＩ基板においては、薄膜のＳｉ（１１１）層と下の担体基板との間にＳｉＯ2膜などの第一の誘電体層を設けることで、両者間の物理的な分離を図り、Ｇａ／Ｓｉメルトバック反応に関与するＳｉ量を制限している。そのため、気相成長によって厚膜の窒化ガリウム系半導体層を形成する際、ＳＯＩ基板も、その成長温度まで加熱された状態となるが、この加熱状態においても、第一の誘電体層は、両者間での物質移動を妨げる、物理的な分離層として機能する必要がある。従って、第一の誘電体層の膜厚は、例えば、担体基板として、Ｓｉ（１１１）バルク基板やＳｉ（１００）バルク基板を用いる際にも、該Ｓｉ基板から、上層のＳｉ（１１１）層へのＳｉの供給を防止できるに十分な膜厚範囲に選択する。
また、該第一の誘電体層を介して、薄膜のＳｉ（１１１）層が担体基板上に積層する構造とするので、該第一の誘電体層として、薄膜のＳｉ（１１１）に対する密着性に富む、ＳｉＯ2を始めとする、ＳｉＯxＮyで示される誘電体材料を用いることが好ましい。その際、第一の誘電体層の膜厚は、少なくとも、１００ｎｍ程度であっても、所望とする物理的な分離層としての機能は十分に発揮される。
加えて、本発明においては、前記第一の誘電体層上に積層されている、薄膜のＳｉ（１１１）層自体の膜厚も薄くすることで、Ｇａ／Ｓｉメルトバック反応に関与するＳｉの総量を制限している。従って、薄膜のＳｉ（１１１）層自体の膜厚は、１μｍ以下の範囲、好ましくは、０．２μｍ以下の範囲に選択することが望ましい。Ｓｉ（１１１）層の膜厚が０．２μｍ以下と薄くなると、例えば、３００μｍ以上の厚膜ＧａＮを成長する過程において、緩衝層中にピンホールが存在しても、このピンホールを介して、Ｓｉ（１１１）層からＧａＮ層へと供給されるＳｉ量は少なく、Ｇａ／Ｓｉメルトバック反応を引き起こすに至らないことが多いことが、本発明者の検討により解明された。Ｓｉ（１１１）層の膜厚が増すとともに、このピンホールを介して、Ｓｉ（１１１）層からＧａＮ層へと供給されるＳｉ量は増し、次第に、Ｇａ／Ｓｉメルトバック反応の抑制効果は低減する。その際に、Ｓｉ（１１１）層の膜厚が１μｍ以下の範囲であれば、Ｓｉ（１１１）バルク基板を用いた場合と比較し、なお、有意な抑制効果を有している。一方、ＳＯＩ基板を用いる際、薄膜のＳｉ（１１１）層は、下地基板としの機能を有する上では、その膜厚が０．１μｍもあれば、十分であることも判明した。
ＳＯＩ基板自体の作製方法は、担体基板上に第一の誘電体層を介して、薄膜のＳｉ（１１１）層が積層された構造が達成される限り、特に制限はない。例えば、担体基板上に第一の誘電体層を介して、Ｓｉ（１１１）バルク基板を張り合せ法により接合した上で、上層のＳｉ（１１１）バルク基板を研磨して、所望のＳｉ（１１１）面を有し、少なくとも膜厚が１μｍ以下のＳｉ（１１１）層とする手法が利用できる。あるいは、担体基板として、Ｓｉ（１１１）バルク基板を選択する際には、このＳｉ（１１１）バルク基板表面から酸素イオンを深くイオン注入し、その後、アニール処理を施しことで、基板表面下にＳｉＯ2層領域を形成し、最表面に薄いＳｉ（１１１）層が残される構造を利用することもできる。
特に、前記担体基板上に第一の誘電体層を介して、Ｓｉ（１１１）バルク基板を張り合せ法により接合する手法を用いる場合、張り合せ接合が可能である限り、種々の担体基板を利用することが可能である。例えば、担体基板として、Ｓｉ（１００）バルク基板を用い、第一の誘電体層を介して、Ｓｉ（１１１）バルク基板を張り合せ接合し、研磨によって、Ｓｉ（１００）バルク基板上に第一の誘電体層を介して、薄膜のＳｉ（１１１）層が積層された構造したＳＯＩ基板を利用することもできる。このように、本発明においては、ＳＯＩ基板を作製する際に用いる担体基板として、種々の基板が利用可能であるが、安価であり、また、張り合せ接合に適しており、かつ大面積の基板が容易に入手可能なＳｉバルク基板を担体基板に利用することが望ましい。
次いで、薄膜のＳｉ（１１１）層を下地基板として、緩衝層を形成する。この緩衝層は、その上に成長する窒化ガリウム系半導体と、下地基板のＳｉ（１１１）との格子定数差に起因する界面での応力歪み、この応力歪みによるミス・フィット転位などの欠陥導入を回避する機能を有する。従って、緩衝層には、目的とする窒化ガリウム系半導体と格子定数の整合性が高く、同時に、目的の窒化ガリウム系半導体よりも剪断応力に優れるIII族窒化物半導体を選択する。さらには、この緩衝層として利用するIII族窒化物半導体自体が、厚膜の窒化ガリウム系半導体層を堆積する工程中、その加熱条件下、下地基板のＳｉ（１１１）との界面において、メルトバック反応を引き起こし難いことも必要である。具体的には、III族（１３族）金属のうち、Ａｌ、Ｉｎは、Ｇａよりも有意に高い融点を有し、高温下において、Ｓｉと接触した際、メルトバック反応をより引き起こし難い。従って、III族窒化物半導体のうち、Ａｌ、Ｉｎの含有比率が高く、Ｇａの含有比率は低く、かつ、その格子定数は、目的とする窒化ガリウム系半導体の格子定数と整合性が高い範囲に選択することが好ましい。
前記要件を満足する緩衝層用のIII族窒化物半導体としては、ＡｌＮ、このＡｌＮを構成するＡｌに代えて、部分的にＧａやＩｎを含むＡｌxＧａyＩｎ1-x-yＮ混晶、もしくは超格子を挙げることができる。その際、緩衝層として利用する、ＡｌxＧａyＩｎ1-x-yＮ混晶中のＧａ、Ｉｎの含有比率ｙ、１−ｘ−ｙを、ＳｉとＧａＮの格子定数差に起因する歪み応力の緩和作用が、ＡｌＮよりも大きく劣らない範囲に選択する。あるいは、ＡｌxＧａyＩｎ1-x-yＮ超格子において、その平均された格子定数を、前記緩衝層として好適に利用可能な組成のＡｌxＧａyＩｎ1-x-yＮ混晶が示す格子定数と同程度に選択する。また、Ｓｉ（１１１）層と接するＡｌxＧａyＩｎ1-x-yＮ混晶中に含まれるＧａにより、その界面でＧａ／Ｓｉメルトバック反応が顕著に進行しない範囲に、Ｇａの含有比率ｙを選択する。
さらに、緩衝層は、格子定数差に起因する界面での応力歪みを緩和する機能を発揮する上では、それ自体の膜厚は、０．０２μｍ以上、２μｍ以下の範囲、例えば、０．２μｍ程度の薄さに選択することが望ましい。なお、この緩衝層自体、その上に成長する窒化ガリウム系半導体と、下地基板のＳｉ（１１１）とを分離する役割を有するので、過度に薄い膜厚に選択することは望ましく無く、少なくとも、０．０２μｍ以上を選択することが好ましい。
本発明の第一の形態では、担体基板上に第一の誘電体層を介して、薄膜のＳｉ（１１１）層が積層されてなる基板を利用し、Ｓｉ（１１１）層上に緩衝層を介して、厚膜の窒化ガリウム系半導体層を堆積する工程を選択している。この緩衝層の膜厚は薄いため、Ｓｉ（１１１）層表面の付着物などの外的な要因により、緩衝層中に微細なピンホールなどを含むことがある。その際、厚膜の窒化ガリウム系半導体層を堆積する間に、緩衝層中のピンホールを介し、Ｇａ／Ｓｉのメルトバック反応が局所的に生じても、薄膜のＳｉ（１１１）層を採用することで、Ｓｉの供給量を制限し、反応が加速度的に進行することを抑制する効果が得られる。
本発明の第二の形態においては、薄膜のＳｉ（１１１）層上に緩衝層を介して、厚膜の窒化ガリウム系半導体層を堆積する際、緩衝層の表面を部分的に被覆する第二の誘電体層を形成している。その際、窒化ガリウム系半導体層の成長は、前記第二の誘電体層による被覆がなされていない緩衝層の表面から開始し、この緩衝層に用いるＡｌＮなどのIII族窒化物半導体と同一の面方位に結晶成長が進行する形態とする。従って、第二の誘電体層としては、その表面においては、窒化ガリウム系半導体の成長核の形成が生じることのない誘電体材料を用いる。加えて、この第二の誘電体層は、ＨＶＰＥ成長条件下で安定であり、緩衝層の表面を被覆する機能を示すこと、また、緩衝層に用いる、第一のIII族窒化物半導体膜との間で化学反応を生じないことも必要である。この三つの要件を満足する第二の誘電体層用の誘電体材料としては、例えば、ＳｉＯ2、ＳｉＮx、アルミニウム酸化物（Ａｌ2Ｏ3）、または、ＳｉＯxＮy、あるいは、それらを組み合わせた積層膜が例示できる。なかでも、第二の誘電体層に対しても、ＳｉＯ2を始めとする、ＳｉＯxＮyで示される誘電体材料を用いることが好ましい。
厚膜の窒化ガリウム系半導体層成長においては、成長初期には、第二の誘電体層による被覆領域上への堆積は生じないが、被覆されていない緩衝層の表面から結晶成長が進行し、その後、横方向への成長が生じる。この横方向成長を利用することで、成長膜厚が増すととともに、第二の誘電体層による被覆領域上面も埋め込まれ、最終的には、基板面全体に窒化ガリウム系半導体層の成長が進む（例えば、Ｃ． Ｓａｓａｏｋａ他、ジャーナル・オブ・クリスタル・グロース、１８９／１９０巻、１９９８年、６１〜６６ページ）。その結果として、一定の膜厚以上の厚膜成長を行う際、基板全体に平坦な表面を有する、厚膜の窒化ガリウム系半導体層が得られる。
なお、横方向成長を利用する、第二の誘電体層による被覆領域上面の埋め込みを効果的に行うためには、緩衝層を被覆する第二の誘電体層に設ける開口部を、密な面密度で設ける必要がある。すなわち、成長初期において、第二の誘電体層表面に降り注ぐ、III族元素原料ならびに窒素原料は、第二の誘電体層表面を表面拡散し、開口部の緩衝層表面での窒化ガリウム系半導体成長面に達する必要がある。成長温度にも依存するが、第二の誘電体層表面において、III族元素原料ならびに窒素原料の表面拡散が可能な平均的距離と比較し、開口部間の平均間隔は、同程度または、より短く選択することが好ましい。加えて、第二の誘電体層に設ける開口部は、基板面全体にわたり、規則的に配置することがより望ましい。少なくとも、基板面の各部分領域において、個々の小領域内で平均した、開口部／（開口部と被覆領域）の面積比率（平均的開口比率）は、一定となるように、開口部を緻密な面密度で設けることが必要である。例えば、パターン・エッチングによって、所望の幅を有する開口部を挟んで、ストライプ状の第二の誘電体層を、一定のピッチで配置する手法が利用できる。その際、前記ピッチ間隔を１０μｍ以下の範囲に選択し、ストライプ状第二の誘電体層の幅は、開口部／（開口部と被覆領域）の面積比率（平均的開口比率）が、１／１０以上、４／１０以下の範囲となるように選択することが望ましい。加えて、前記窒化ガリウム系半導体における横方向成長は、結晶方位異方性を示すため、窒化ガリウム系半導体層の成長面方位が（０００１）の場合、前記ストライプ状開口部のストライプの方向（長手方向）は、＜１１−２０＞もしくは＜１−１００＞軸方向に選択することが好ましい。
加えて、上記の横方向成長機構を利用する際、ストライプ状開口部の幅に対して、第二の誘電体層の膜厚が相対的に増し、かかる溝構造の深さ／幅比が１を超えると、ストライプ状開口部内の緩衝層表面からファセット状に成長した窒化ガリウム系半導体を起点とする横方向成長が場合によっては困難とする。従って、ストライプ状開口部の幅に対する、第二の誘電体層膜厚の比率（溝構造の深さ／幅比）は、１／１以下、好ましくは０．２／１０〜２／１０の範囲に選択することが望ましい。
上記本発明の第二の形態においては、厚膜成長される窒化ガリウム系半導体層と直接接する緩衝層表面は、前記開口部に露呈する部分のみとなる。従って、緩衝層中に微細なピンホールなどを含む際、厚膜の窒化ガリウム系半導体層を堆積する間に、緩衝層中のピンホールを介し、Ｇａ／Ｓｉのメルトバック反応が局所的に生じるのは、この開口部表面に限定される。従って、開口部／（開口部と被覆領域）の面積比率（平均的開口比率）の減少に応じて、Ｇａ／Ｓｉのメルトバック反応が局所的に生じる箇所の総数も減少する効果が得られる。同時に、薄膜のＳｉ（１１１）層を採用することで、Ｓｉの供給量を制限し、反応が加速度的に進行することを抑制する効果と相俟って、Ｇａ／Ｓｉメルトバックに起因する結晶劣化、その結果生じる表面のピット状欠陥に対して、一層の低減効果が得られる。
前記第二の形態では、第二の誘電体層を利用して、部分的な被覆を施し、厚膜成長される窒化ガリウム系半導体層と直接接する緩衝層表面は、前記開口部に露呈する部分のみ限定している。それに対して、本発明にかかる第三の形態では、第一の誘電体層上のＳｉ（１１１）層と緩衝層との積層構造を部分的に残し、他の領域では、Ｓｉ（１１１）層と緩衝層との積層構造を除去し、第一の誘電体層表面を露出させることで、厚膜成長される窒化ガリウム系半導体層と直接接する緩衝層表面を限定している。
その際、露呈される第一の誘電体層は、その表面においては、窒化ガリウム系半導体の成長核の形成が生じることのない誘電体材料を用いる。加えて、この第一の誘電体層は、ＨＶＰＥ成長条件下で安定であり、また、緩衝層に用いる、第一のIII族窒化物半導体膜との間で化学反応を生じないことも必要である。この三つの要件を満足する第一の誘電体層用の誘電体材料としては、例えば、ＳｉＯ2、ＳｉＮx、アルミニウム酸化物（Ａｌ2Ｏ3）、または、ＳｉＯxＮy、あるいは、それらを組み合わせた積層膜が例示できる。なかでも、第一の誘電体層に対して、ＳｉＯ2を始めとする、ＳｉＯxＮyで示される誘電体材料を用いることが好ましい。
厚膜の窒化ガリウム系半導体層成長においては、成長初期には、第一の誘電体層が露呈されている領域上への堆積は生じないが、部分的に残されている緩衝層の表面から結晶成長が進行し、その後、横方向への成長が生じる。この横方向成長を利用することで、成長膜厚が増すととともに、第一の誘電体層の露呈領域上面を横方向成長層が覆い、最終的には、基板面全体に窒化ガリウム系半導体層の成長が進む。その結果として、一定の膜厚以上の厚膜成長を行う際、基板全体に平坦な表面を有する、厚膜の窒化ガリウム系半導体層が得られる。
なお、横方向成長を利用する、第一の誘電体層露呈領域上面の埋め込みを効果的に行うためには、緩衝層が残留する部分小領域を、密な面密度で設ける必要がある。すなわち、成長初期において、第一の誘電体層表面に降り注ぐ、III族元素原料ならびに窒素原料は、第一の誘電体層表面を表面拡散し、残留部の緩衝層表面での窒化ガリウム系半導体成長面に達する必要がある。成長温度にも依存するが、第一の誘電体層表面において、III族元素原料ならびに窒素原料の表面拡散が可能な平均的距離と比較し、緩衝層の残留する小領域（残留部）間の平均間隔は、同程度または、より短く選択することが好ましい。加えて、この緩衝層残留部は、基板面全体にわたり、規則的に配置することがより望ましい。少なくとも、基板面の各部分領域において、個々の小領域内で平均した、残留部／（残留部と露呈領域）の面積比率（平均的残留比率）は、一定となるように、緩衝層の残留部を緻密な面密度で設けることが必要である。例えば、マスク・エッチングによって、所望の幅を有する露呈部を挟んで、ストライプ形状にエッチング加工されたＳｉ（１１１）層と緩衝層との積層構造を、一定のピッチで残す手法が利用できる。その際、前記ピッチ間隔を１０μｍ以下の範囲に選択し、ストライプ形状のＳｉ（１１１）層と緩衝層との積層構造残留部の幅は、残留部／（残留部と露呈領域）の面積比率（平均的残留比率）が、１／１０以上、４／１０以下の範囲となるように選択することが望ましい。加えて、前記窒化ガリウム系半導体における横方向成長は、結晶方位異方性を示すため、窒化ガリウム系半導体層の成長面方位が（０００１）の場合、前記ストライプ状残留部のストライプの方向（長手方向）は、＜１１−２０＞もしくは＜１−１００＞軸方向に選択することが好ましい。
なお、上記の横方向成長機構を利用する際、ストライプ状露呈領域の幅に対して、Ｓｉ（１１１）層と緩衝層との積層構造膜厚、特には、Ｓｉ（１１１）層の膜厚が相対的に増し、かかる溝構造の深さ／幅比が１を超えると、その溝側面に露出するＳｉ（１１１）層からのＳｉの供給が相対的に顕著となる。従って、この副次的影響を抑制するため、ストライプ状露呈領域部の幅に対する、Ｓｉ（１１１）層と緩衝層との積層構造膜厚の比率（溝構造の深さ／幅比）は、１／１以下、好ましくは０．２／１０〜２／１０の範囲に選択することが望ましい。換言すると、薄膜のＳｉ（１１１）層と緩衝層との積層構造膜厚、特に、薄膜のＳｉ（１１１）層の膜厚は、１μｍ以下、好ましくは、０．２μｍ以下の範囲に選択する際、ストライプ状露呈領域の幅は、１μｍ〜１０μｍの範囲に選択することが可能となる。
加えて、Ｓｉ（１１１）層と緩衝層との積層構造残留部において、下層のＳｉ（１１１）層表面を緩衝層が被覆する形態とする。すなわち、気相成長により、厚膜の窒化ガリウム系半導体層を堆積する際、堆積される窒化ガリウム系半導体が下層のＳｉ（１１１）層表面と直接接触を生じない形態とする。その際、露呈される溝部の幅も微細であり、また、エッチングするＳｉ（１１１）層と緩衝層とは異種材料であるので、両者を同時にマスク・エッチング除去でき、一方、第一の誘電体層はエッチングされない選択性を有する手段として、塩素系ドライエッチング法の利用が適している。
本発明にかかる第三の形態では、厚膜成長される窒化ガリウム系半導体層と直接接する緩衝層表面は、エッチング加工されたＳｉ（１１１）層と緩衝層との積層構造の残留部分に限定している。また、Ｇａ／Ｓｉのメルトバック反応に関与する、薄膜のＳｉ（１１１）層も、この残留部分に限定されている。すなわち、緩衝層中に微細なピンホールなどを含む際、厚膜の窒化ガリウム系半導体層を堆積する間に、緩衝層中のピンホールを介し、Ｇａ／Ｓｉのメルトバック反応が局所的に生じるのは、この残留部表面に限定される。従って、残留部／（残留部と露呈領域）の面積比率（平均的残留比率）の減少に応じて、Ｇａ／Ｓｉのメルトバック反応が局所的に生じる箇所の総数も減少する効果が得られる。同時に、薄膜のＳｉ（１１１）層を採用し、かつ、残留しているＳｉ（１１１）層の領域自体も限定されているため、一層Ｓｉの供給量が制限され、反応が加速度的に進行することをなお一層抑制する効果と相俟って、Ｇａ／Ｓｉメルトバックに起因する結晶劣化、その結果生じる表面のピット状欠陥に対して、格段の低減効果が得られる。
本発明にかかる窒化ガリウム系半導体基板の作製方法では、ＳＯＩ基板を利用し、基板面全体に平坦な表面を有する、厚膜の窒化ガリウム系半導体層を堆積した後、通常、ＳＯＩ基板と厚膜の窒化ガリウム系半導体層とを分離し、窒化ガリウム系半導体自立基板の形態とする。その際、厚膜の窒化ガリウム系半導体層とＳＯＩ基板との界面領域には、第一の誘電体層と薄膜のＳｉ（１１１）層が存在しており、これらを選択的に溶解可能なエッチング液を利用して、エッチング処理することで、分離を行うことが可能である。この選択的エッチング処理に利用可能なエッチング液の例として、フッ硝酸溶液を挙げることができる。
換言するならば、仮に、ＳＯＩ基板を構成する担体基板は、前記選択的エッチング処理によって溶解されなくとも、界面領域を構成する第一の誘電体層と薄膜のＳｉ（１１１）層を溶解除去できれば、厚膜の窒化ガリウム系半導体層を分離することが可能である。
本発明にかかる窒化ガリウム系半導体基板の作製方法では、先に説明したように、利用するＳＯＩ基板を構成する担体基板として、薄膜のＳｉ（１１１）層と異なる材料からなる基板、あるいは、Ｓｉ（１１１）層と異なる面方位を有するＳｉバルク基板を用いることができる。
また、ＳＯＩ基板を構成する担体基板として、薄膜のＳｉ（１１１）層と比較して、熱膨張係数の面内異方性が異なる基板を利用することもできる。例えば、薄膜のＳｉ（１１１）層と異なる面方位を有するＳｉバルク基板、例えば、Ｓｉ（１００）基板では、その面内に含まれる結晶方位が異なっており、熱熱膨張係数の面内異方性が相違している。
薄膜のＳｉ（１１１）層上に厚膜の窒化ガリウム系半導体層を堆積する際、Ｓｉ（１１１）層と窒化ガリウム系半導体層とで熱膨張係数に差違があり、堆積後、冷却する間に、この熱膨張係数の差違に起因する歪み応力が生じる。この歪み応力は、Ｓｉ（１１１）層と窒化ガリウム系半導体層との界面領域に集中する。加えて、担体基板として、Ｓｉ（１００）基板を選択すると、熱熱膨張係数の面内異方性が相違する結果、冷却する間に、Ｓｉ（１００）基板と薄膜のＳｉ（１１１）層との間にも、面内の歪み応力が生じる。従って、この二つの要因を有する歪み応力は、厚膜の窒化ガリウム系半導体層とＳＯＩ基板との境界領域に集中している。
例えば、本発明の第三の形態では、Ｓｉ（１１１）層と緩衝層との積層構造はエッチング加工されており、厚膜の窒化ガリウム系半導体層とＳＯＩ基板との境界領域の一部を占めているのみである。この場合には、境界領域に集中している面内方向の歪み応力により、エッチング加工されたＳｉ（１１１）層と緩衝層との積層構造部分、Ｓｉ（１１１）層と緩衝層との界面、あるいは、第一の誘電体膜と薄膜のＳｉ（１１１）層との界面における剥離が引き起こされることもある。すなわち、面内方向の歪み応力が境界領域に集中する際、エッチング加工に伴い、残留部／（残留部と露呈領域）の面積比率（平均的残留比率）が一定比率以下となると、異種材料間の界面における剪断が優先して進行する。
このＳｉ（１１１）層と窒化ガリウム系半導体層間における熱膨張係数の差異、ならびに薄膜のＳｉ（１１１）層と担体基板の熱膨張係数面内異方性の相違を利用することで、厚膜の窒化ガリウム系半導体層の堆積後、冷却する間に、自発的に分離する効果が得られる。この現象は、担体基板サイズが大きくなるとともに、より顕著なものとなり、成長後に、担体基板を除去するための研磨や化学エッチング処理を行うことなく、窒化ガリウム系半導体基板を得ることができ、工程上大きな利点となる。なお、冷却する間に、自発的に分離する厚膜の窒化ガリウム系半導体層の裏面には、Ｓｉ（１１１）層と緩衝層との積層構造の一部が残余することがある。従って、一般に、かかる残渣を除去する目的で、裏面研磨や化学エッチング処理を施し、目的の窒化ガリウム系半導体自立基板とする。
また、本発明の第一の形態、あるいは、第二の形態においては、薄膜のＳｉ（１１１）層と担体基板の熱膨張係数面内異方性の相違があっても、冷却する間に、自発的な分離に至らないことが少なくない。しかし、その場合にも、担体基板と厚膜の窒化ガリウム系半導体層の境界領域には、面内に歪み応力が蓄積されており、例えば、第一の誘電体膜、ならびに、薄膜のＳｉ（１１１）層に対して、面内方向に歪み応力が加わっている。第一の誘電体膜、ならびに、薄膜のＳｉ（１１１）層に対する選択的なエッチングを施す際、その内部歪み応力に起因し、これら層状部分の横方向のエッチングが促進される効果が発揮されることもある。
以下に、実施例を示して、本発明にかかる窒化ガリウム系半導体基板の作製方法を具体的に説明する。なお、下記する実施例は、本発明にかかる最良の実施形態の一例ではあるが、本発明は、これら実施例に示す実施形態に限定されるものではない。
（実施例１）
図１に、本発明の第一の形態にかかる窒化ガリウム系半導体基板の作製方法による本実施例１の作製工程を、また、図２に、従来の手法を利用する窒化ガリウム系半導体基板の作製工程を示す。
図１に示す、本実施例１の作製工程においては、基板として、貼り合せ法により作製された、２インチＳｉ（１１１）ＳＯＩ基板を利用している。すなわち、該Ｓｉ（１１１）ＳＯＩ基板は、３００μｍ厚の２インチＳｉ（１１１）バルク基板１０１上に、１００ｎｍ厚のＳｉＯ2膜１０２を介して、Ｓｉ（１１１）層１０３が張り合わせられたＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）構造である。表面側のＳｉ（１１１）層１０３は、張り合わせ後、研磨によって厚さ０．１μｍまで薄層化し、その表面は鏡面研磨により、Ｓｉ（１１１）面とされている。一方、図２に示す、従来の手法による作製工程においては、基板として、２インチＳｉ（１１１）バルク基板２０１を利用している。
Ｓｉ（１１１）ＳＯＩ基板表面のＳｉ（１１１）層１０３上に、次の手順・条件で０．２μｍ厚のＡｌＮ膜１０４を堆積し、試料Ａを作製する。ＳＯＩ基板をＲＣＡ洗浄後、ＭＯＣＶＤ成長装置に導入し、水素と窒素の混合雰囲気中で１０５０℃まで昇温する。昇温後、ＮＨ3を導入し、Ｓｉ（１１１）表面に１０分間のアニール処理を施す。その後、ＮＨ3の導入を継続し、基板温度を１０５０℃に保持したまま、トリメチルアルミニウム（ＴＭＡ）を供給して、Ｓｉ（１１１）表面上にＡｌＮ膜を堆積する。所望の膜厚０．２μｍに達する堆積時間、ＴＭＡの供給を行い、ＡｌＮ膜の堆積を継続する。次いで、ＮＨ3の導入を継続した状態で、ＴＭＡの供給を停止し、ＡｌＮ膜堆積を終了する。その後、室温まで冷却して、ＭＯＣＶＤ装置から、Ｓｉ（１１１）表面上に緩衝層用のＡｌＮ膜が形成された試料Ａを取り出した。
また、Ｓｉ（１１１）バルク基板２０１のＳｉ（１１１）表面上にも、同様の手順・条件で０．２μｍ厚のＡｌＮ膜２０２を堆積し、試料Ｂを作製する。
Ｓｉ（１１１）表面に緩衝層として、０．２μｍ厚のＡｌＮ膜を形成した、上記試料Ａ、ＢをＨＶＰＥ装置に導入し、ＧａＣｌとＮＨ3を原料ガスとする、ＨＶＰＥ成長法により、基板温度１０２０℃で３００μｍのアンドープＧａＮ厚膜１０５、２０３をＡｌＮ膜１０４、２０２上にそれぞれ堆積した。ＧａＮ厚膜の堆積後、室温まで冷却し、ＨＶＰＥ装置から取り出す。その後、フッ硝酸溶液に浸して、基板Ｓｉを溶解させ、３００μｍのアンドープＧａＮ厚膜を分離した。
試料Ｂ上に作製したＧａＮ厚膜２０３では、ＧａとＳｉのメルトバック反応により、ＧａＮ膜は多結晶化しており、Ｓｉ基板の溶解後、細かい破片となった。一方、試料Ａ上に作製したＧａＮ厚膜１０５は、Ｓｉ基板の溶解後、細かい破片とはならず、自立ＧａＮ基板が得られた。ただし、得られた自立ＧａＮ基板において、２インチ面内、４０〜５０箇所にＧａとＳｉ反応が局所的に生じており、表面にピット状の欠陥として観察された。両者の結果を対比させると、試料Ａにおいても、緩衝層のＡｌＮ膜に存在するピンホールにおいて、ＧａとＳｉ反応が生じるものの、ＳＯＩ基板のＳｉＯ2膜１０２によって、ＧａとＳｉのメルトバック反応の更なる進行は停止されている。その結果、ＧａとＳｉに因る反応に起因する結晶劣化は、局所的な領域に限定され、ＧａＮ膜全体に及ぶ多結晶化は回避されている。以上の結果より、担体基板上に、第一の誘電体層、本例においては、シリコン酸化膜を介して形成されているＳｉ（１１１）薄層を基板として利用することに伴う、本発明の効果が検証される。
（実施例２）
図３に、本発明の第二の形態にかかる窒化ガリウム系半導体基板の作製方法による本実施例２の作製工程を示す。図３に示す、本実施例２の作製工程においても、基板として、貼り合せ法により作製された、２インチＳｉ（１１１）ＳＯＩ基板を利用している。また、本実施例２において利用するＳＯＩ基板も、３００μｍ厚の２インチＳｉ（１１１）バルク基板３０１上に、１００ｎｍ厚のＳｉＯ2膜３０２を介して、Ｓｉ（１１１）層３０３が張り合わせられたＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）構造である。表面側のＳｉ（１１１）層３０３は、張り合わせ後、研磨によって厚さ０．１μｍまで薄層化し、その表面は鏡面研磨により、Ｓｉ（１１１）面とされている。
このＳｉ（１１１）ＳＯＩ基板表面のＳｉ（１１１）層３０３上に、緩衝層として、実施例１に記載する手順・条件で０．２μｍ厚のＡｌＮ膜３０４を堆積する。次いで、緩衝層用のＡｌＮ膜３０４表面に、３００ｎｍ厚のＳｉＯ2膜を堆積し、フォトリソグラフィーによりパターニングして、基板表面全面に、ストライプ間に幅２μｍ開口部を設ける、ＳｉＯ2ストライプ３０５を１０μｍピッチで作製した。
この緩衝層用のＡｌＮ膜３０４表面に、周期的なＳｉＯ2ストライプ・マスクパターン３０５を形成した試料ＣをＨＶＰＥ装置に導入し、実施例１に記載するＧａＮ厚膜形成工程と同様の工程・条件で、３００μｍのアンドープＧａＮ厚膜３０６を堆積した。その後、フッ硝酸溶液に浸して、基板Ｓｉを溶解させて、３００μｍのアンドープＧａＮ厚膜を分離し、自立ＧａＮ基板を得た。
上記試料Ｃ上に作製したＧａＮ厚膜３０６からなる自立ＧａＮ基板では、２インチ面内、３箇所で表面にピット状の欠陥が観察された。本実施例２では、緩衝層用のＡｌＮ膜３０４表面に、周期的なＳｉＯ2ストライプ・マスクパターン３０５を形成し、その開口部のＡｌＮ膜表面からＧａＮ成長を行っている。従って、露出しているＡｌＮ膜表面積は、基板全表面の２／１０と小さくなっており、その領域に形成されるＡｌＮ膜中のピンホール数もその比率で減少する。結果として、前記開口部に存在するＡｌＮ膜中のピンホールに起因している、ＧａとＳｉ反応の生じる確率も小さくなり、対応して、ピット状の欠陥数の減少が達成されていると理解される。
（実施例３）
図４に、本発明の第三の形態にかかる窒化ガリウム系半導体基板の作製方法による本実施例３の作製工程を示す。図４に示す、本実施例３の作製工程においても、基板として、貼り合せ法により作製された、２インチＳｉ（１１１）ＳＯＩ基板を利用している。このＳＯＩ基板は、実施例１に記載される作製方法により作製され、３００μｍ厚２インチＳｉ（１１１）バルク基板４０１／０．１μｍ厚ＳｉＯ2膜４０２／０．１μｍ厚Ｓｉ（１１１）層４０３の構造を有している。
このＳｉ（１１１）ＳＯＩ基板表面のＳｉ（１１１）層４０３上に、緩衝層として、実施例１に記載する手順・条件で０．２μｍ厚のＡｌＮ膜４０４を堆積する。次に、ＡｌＮ膜４０４表面に、レジストを塗布し、フォトリソグラフィーによりパターニングして、基板表面全面に、ストライプ間に幅８μｍ開口部を設ける、レジストストライプを１０μｍピッチで作製した。引続き、レジストストライプをエッチング・マスクとして、塩素系ドライエッチングを用い、ＳＯＩ基板中のＳｉＯ2層４０２が露出するまで開口部のＡｌＮ膜４０４／Ｓｉ層４０３を選択的に除去し、ストライプ状のＡｌＮ／Ｓｉ（１１１）４０５を形成した。
レジスト除去・表面洗浄後、前記周期的なＡｌＮ／Ｓｉ（１１１）ストライプ・パターン４０５が形成された試料をＨＶＰＥ装置に導入し、実施例１に記載するＧａＮ厚膜形成工程と同様の工程・条件で、３００μｍのアンドープＧａＮ厚膜４０６を堆積した。その後、フッ硝酸溶液に浸して、基板Ｓｉを溶解させて、３００μｍのアンドープＧａＮ厚膜を分離し、自立ＧａＮ基板を得た。
上記試料上に作製したＧａＮ厚膜４０６からなる自立ＧａＮ基板では、２インチ面内、その表面にピット状の欠陥は観察されなかった。本実施例３では、周期的なストライプ・パターン形状にエッチング加工されている、緩衝層用のＡｌＮ膜４０４からＧａＮ成長が開始している。一方、得られた自立ＧａＮ基板の裏面を詳細に観察すると、前記周期的なＡｌＮ／Ｓｉ（１１１）ストライプ・パターン４０５に相当する部位の数箇所で、ＧａとＳｉの反応痕跡が見いだされた。
周期的なストライプ・パターン形状にエッチング加工する結果、残余しているＡｌＮ膜表面積は、基板全表面の２／１０と小さくなっており、その領域に形成されるＡｌＮ膜中のピンホール数もその比率で減少している。同じく、表面に残余するＳｉ層４０３の総量も、２／１０と少なくなっている。そのため、前記ストライプ・パターン部に存在するＡｌＮ膜中のピンホールに起因している、ＧａとＳｉの反応の生じる確率も小さくなり、同時に、ＧａとＳｉの反応も、早い段階で自己停止する。結果として、ＧａＮ厚膜４０６の成長過程初期に、局所的なＧａとＳｉの反応は生じるものの、早い段階で自己停止し、表面にピット状の欠陥を生じさせるに到らなかったと理解される。
（実施例４）
図５に、本発明の第三の形態にかかる窒化ガリウム系半導体基板の作製方法を応用している、本実施例４の作製工程を示す。図５に示す、本実施例４の作製工程においても、基板として、貼り合せ法により作製された、２インチＳｉ（１１１）ＳＯＩ基板を利用している。なお、本実施例４において利用するＳＯＩ基板も、３００μｍ厚の２インチＳｉ（１００）バルク基板５０１上に、１００ｎｍ厚のＳｉＯ2膜５０２を介して、Ｓｉ（１１１）層５０３が張り合わせられたＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）構造である。表面側のＳｉ（１１１）層５０３は、張り合わせ後、研磨によって厚さ０．１μｍまで薄層化し、その表面は鏡面研磨により、Ｓｉ（１１１）面とされている。
このＳｉ（１１１）ＳＯＩ基板表面のＳｉ（１１１）層５０３上に、緩衝層として、実施例１に記載する手順・条件で０．２μｍ厚のＡｌＮ膜５０４を堆積する。次に、実施例３と同様に、ＡｌＮ膜５０４表面に、レジストを塗布し、フォトリソグラフィーによりパターニングして、基板表面全面に、ストライプ間に幅８μｍ開口部を設ける、レジストストライプを１０μｍピッチで作製した。引続き、レジストストライプをエッチング・マスクとして、塩素系ドライエッチングを用い、ＳＯＩ基板中のＳｉＯ2層５０２が露出するまで開口部のＡｌＮ膜５０４／Ｓｉ層５０３を選択的に除去し、ストライプ状のＡｌＮ／Ｓｉ（１１１）５０５を形成した。
実施例３の工程と同様に、レジスト除去・表面洗浄後、前記周期的なＡｌＮ／Ｓｉ（１１１）ストライプ・パターン５０５が形成された試料をＨＶＰＥ装置に導入し、実施例１に記載するＧａＮ厚膜形成工程と同様の工程・条件で、３００μｍのアンドープＧａＮ厚膜５０６を堆積した。ＧａＮ厚膜の堆積後、室温まで冷却し、ＨＶＰＥ装置から取り出すと、実施例３とは異なり、冷却過程において、ＧａＮ厚膜５０６とＳｉ（１００）バルク基板５０１との層間で自発的な剥離が生じていた。結果的に、フッ硝酸溶液に浸して、基板Ｓｉを溶解させる操作なしで、自立ＧａＮ基板が得られた。
なお、上記実施例３で作製された自立ＧａＮ基板と同様に、本実施例４において作製したＧａＮ厚膜５０６からなる自立ＧａＮ基板でも、２インチ面内、その表面にピット状の欠陥は観察されなかった。本実施例４でも、周期的なストライプ・パターン形状にエッチング加工されている、緩衝層用のＡｌＮ膜５０４からＧａＮ成長が開始している。また、得られた自立ＧａＮ基板の裏面を詳細に観察すると、前記周期的なＡｌＮ／Ｓｉ（１１１）ストライプ・パターン５０５に相当する部位の数箇所で、ＧａとＳｉの反応痕跡が見いだされた。
一方、本実施例４において、ＧａＮ厚膜成長後、その冷却過程で生じた、ＧａＮ厚膜５０６とＳｉ（１００）バルク基板５０１との間の剥離は、ＧａＮとＳｉの熱膨張係数差に起因する歪み応力に起因していると理解される。実施例３で利用しているＳｉ（１１１）バルク基板と本実施例４で利用しているＳｉ（１００）バルク基板とでは、その結晶方位が異なるが、一方、Ｓｉ（１１１）層表面に形成された緩衝層のＡｌＮ膜から成長が進行するＧａＮ厚膜の結晶方位は、実施例３と実施例４では同じものとなっている。すなわち、実施例３と実施例４においては、用いているＳｉバルク結晶の結晶方位の違いに伴い、ＧａＮとＳｉの熱膨張係数差に起因する歪み応力に差違がある。従って、実施例３においては、ＧａＮとＳｉの熱膨張係数差に起因する歪み応力は、両者の境界領域を形成する、周期的なエッチング加工されている、ＡｌＮ／Ｓｉ（１１１）ストライプ・パターン部における剥離を引き起こす閾値には至らないが、実施例４においては、歪み応力が、このＡｌＮ／Ｓｉ（１１１）ストライプ・パターン部における剥離を引き起こす閾値を超えた結果と理解される。
（その他の実施態様）
上記実施例１〜４においては、ＳｉとＧａＮの格子定数差に起因する結晶成長上の問題を緩和する目的で、ＡｌＮ膜を緩衝層として用いている。この目的における緩衝層としての効果を損なわない範囲で、Ａｌに代えて、ＧａやＩｎを含むＡｌxＧａyＩｎ1-x-yＮ混晶、もしくは超格子を緩衝層に用いる場合にも、同様に本発明の効果が発揮される。その際、緩衝層として利用する、ＡｌxＧａyＩｎ1-x-yＮ混晶中のＧａ、Ｉｎの含有比率ｙ、１−ｘ−ｙを、ＳｉとＧａＮの格子定数差に起因する歪み応力の緩和作用が、ＡｌＮよりも大きく劣らない範囲に選択する。あるいは、ＡｌxＧａyＩｎ1-x-yＮ超格子において、その平均された格子定数を、前記緩衝層として好適に利用可能な組成のＡｌxＧａyＩｎ1-x-yＮ混晶が示す格子定数と同程度に選択する。また、Ｓｉ（１１１）層と接するＡｌxＧａyＩｎ1-x-yＮ混晶中に含まれるＧａにより、その界面でＧａ／Ｓｉメルトバック反応が顕著に進行しない範囲に、Ｇａの含有比率ｙを選択する。
上記実施例１〜４においては、作製される厚膜のIII族窒化物半導体層がＧａＮの例を示した。本発明において解決すべき課題の第一は、Ｇａ／Ｓｉメルトバック反応の抑制であるが、ＡｌおよびＩｎは、Ｇａと比較して、Ｓｉと接した際、メルトバックを引き起こす反応性が極めて低い。一方、作製される厚膜のIII族窒化物半導体層は、ＧａＮに代えて、ＡｌxＩｎyＧａ1-x-yＮ混晶とする際、Ｇａの含有比率は若干低下するが、依然として、Ｇａ／Ｓｉメルトバックに起因する結晶劣化、その結果生じる表面のピット状欠陥の課題は存在している。従って、作製される厚膜のIII族窒化物半導体層がＡｌxＩｎyＧａ1-x-yＮ混晶である際にも、本発明が有効性を有することは明らかである。
さらに、実施例１〜４においては、作製される厚膜のIII族窒化物半導体層がアンドープＧａＮの例を示した。例えば、上記のＬＥＤ、ＬＤの作製に利用される導電性基板、あるいは、高周波トランジスタの作製に利用される半絶縁性基板を作製する際には、伝導型を制御するために、シリコン、マグネシウム、酸素などの不純物をドーピングする。これら不純物を高濃度ドーピングする際にも、やはり、厚膜のIII族窒化物半導体層を作製する過程で、緩衝層中のピンホールなどの介した、Ｓｉ（１１１）層に由来するＳｉとＧａによるＧａ／Ｓｉメルトバック反応の影響が存在する。一般に、高濃度にドーピングされる不純物自体は、成長初期に生じる界面でのＧａ／Ｓｉメルトバック反応自体の頻度を有意に低下する効果・作用を示さない。従って、不純物を高濃度ドーピングする際にも、本発明が有効性を有することは明らかである。
その他、例えば、Ｓｉ不純物を高濃度ドーピングする際に、厚膜のIII族窒化物半導体層を作製する過程で、Ｇａ／Ｓｉメルトバック反応に至らないが、緩衝層中のピンホールなどの介して、界面よりIII族窒化物半導体層中へＳｉが局所的に拡散する場合もある。その際、局所的にＳｉ濃度が極度に高くなり、III族窒化物半導体層内で、クラスター化したＳｉが微細な析出物を形成する場合もある。この種の析出物の形成に対しても、本発明は、その抑制を行う効果を有する。
一方、上記実施例１〜３においては、張り合わせにより作製される、Ｓｉ（１１１）バルク基板／ＳｉＯ2膜／Ｓｉ（１１１）層の構造を有するＳＯＩ基板を用いる例を示した。例えば、表面からＳｉ（１１１）基板に酸素イオンを打ち込み、その後、アニールを施して、Ｓｉ（１１１）バルク基板／ＳｉＯ2膜／Ｓｉ（１１１）層の構造を形成したＳＯＩ基板を用いても、同様の効果が得られる。
一方、上記実施例２においては、緩衝層として用いる、第一のIII族窒化物半導体膜、ここでは、ＡｌＮ膜の表面を部分的に被覆する第二の誘電体層として、ＳｉＯ2膜を用いる例を示した。この第二の誘電体層は、ＨＶＰＥ成長条件下で安定であり、緩衝層の表面を被覆する機能を示すこと、また、緩衝層に用いる、第一のIII族窒化物半導体膜との間で化学反応を生じないことも必要である。ＳｉＯ2膜以外に、この二つの要件を満足する誘電体材料、例えば、ＳｉＮx、アルミニウム酸化物（Ａｌ2Ｏ3）、または、ＳｉＯxＮy、あるいは、それらを組み合わせた積層膜を用いても、同様の効果が得られる。
加えて、周期的なストライプ状開口部内の第一のIII族窒化物半導体膜表面から、選択的に厚膜のIII族窒化物半導体層の成長が開始する形態とする際には、この第二の誘電体層として、その表面において、III族窒化物半導体の結晶核生成が生じ難い材料を選択することがより好ましい。
一方、上記実施例３、４においては、緩衝層として用いる、第一のIII族窒化物半導体膜を周期的なストライプ状パターンにエッチング加工し、このストライプ状の第一のIII族窒化物半導体膜から選択的に厚膜のIII族窒化物半導体層の成長が開始する形態を利用している。このように、ストライプ状の第一のIII族窒化物半導体膜から選択的に厚膜のIII族窒化物半導体層の成長が開始する形態とする際には、表面に露出している第一の誘電体層として、その表面において、III族窒化物半導体の結晶核生成が生じ難い材料を選択することがより好ましい。
本発明にかかる窒化ガリウム系半導体基板の作製方法により、安価で、大面積のＳｉ基板を下地基板として利用し、良質な窒化ガリウム系半導体自立基板を簡便、かつ高い生産性で作製することが可能となる。
実施例１に記載する、ＳＯＩ基板上へのＨＶＰＥ成長による厚膜ＧａＮの堆積方法に関して、一連の工程を順に示す断面図である。 実施例１に記載される、Ｓｉ（１１１）バルク基板上へのＨＶＰＥ成長による厚膜ＧａＮの堆積方法に関して、一連の工程を順に示す断面図である。 実施例２に記載する、ＳＯＩ基板上へのＨＶＰＥ成長による厚膜ＧａＮの堆積方法に関して、一連の工程を順に示す断面図である。 実施例３に記載する、ＳＯＩ基板上へのＨＶＰＥ成長による厚膜ＧａＮの堆積方法に関して、一連の工程を順に示す断面図である。 実施例４に記載する、ＳＯＩ基板上へのＨＶＰＥ成長による厚膜ＧａＮの堆積方法に関して、一連の工程を順に示す断面図である。
符号の説明
１０１ Ｓｉ（１１１）バルク基板
１０２ ＳｉＯ2膜
１０３ Ｓｉ（１１１）層
１０４ ＡｌＮ膜
１０５ ＨＶＰＥ成長ＧａＮ厚膜
２０１ Ｓｉ（１１１）バルク基板
２０２ ＡｌＮ膜
２０３ ＨＶＰＥ成長ＧａＮ厚膜
３０１ Ｓｉ（１１１）バルク基板
３０２ ＳｉＯ2膜
３０３ Ｓｉ（１１１）層
３０４ ＡｌＮ膜
３０５ ＳｉＯ2ストライプ・マスクパターン
３０６ ＨＶＰＥ成長ＧａＮ厚膜
４０１ Ｓｉ（１１１）バルク基板
４０２ ＳｉＯ2膜
４０３ Ｓｉ（１１１）層
４０４ ＡｌＮ膜
４０５ ＡｌＮ／Ｓｉ（１１１）ストライプ・パターン
４０６ ＨＶＰＥ成長ＧａＮ厚膜
５０１ Ｓｉ（１００）バルク基板
５０２ ＳｉＯ2膜
５０３ Ｓｉ（１１１）層
５０３ ＡｌＮ膜
５０５ ＡｌＮ／Ｓｉ（１１１）ストライプ・パターン
５０６ ＨＶＰＥ成長ＧａＮ厚膜

Claims (9)

  1. 窒化ガリウム系半導体基板を作製する方法であって、
    担体基板上に、第一の誘電体層と、該第一の誘電体層上にＳｉ（１１１）層が積層されてなる基板を用い、
    前記基板表面のＳｉ（１１１）層上に緩衝層を堆積する工程と、
    緩衝層の堆積後、厚膜の窒化ガリウム系半導体層を堆積する工程とを
    少なくとも有し、
    前記厚膜の窒化ガリウム系半導体層を用いて、窒化ガリウム系半導体基板を作製することを特徴とする窒化ガリウム系半導体基板の作製方法。
  2. 窒化ガリウム系半導体基板を作製する方法であって、
    担体基板上に、第一の誘電体層と、該第一の誘電体層上にＳｉ（１１１）層が積層されてなる基板を用い、
    前記基板表面のＳｉ（１１１）層上に緩衝層を堆積する工程と、
    緩衝層の堆積後、前記緩衝層の表面を部分的に被覆する第二の誘電体層を形成する工程と、
    前記第二の誘電体層による部分的被覆後、厚膜の窒化ガリウム系半導体層を堆積する工程とを
    少なくとも有し、
    前記厚膜の窒化ガリウム系半導体層を用いて、窒化ガリウム系半導体基板を作製することを特徴とする窒化ガリウム系半導体基板の作製方法。
  3. 窒化ガリウム系半導体基板を作製する方法であって、
    担体基板上に、第一の誘電体層と、該第一の誘電体層上にＳｉ（１１１）層が積層されてなる基板を用い、
    前記基板表面のＳｉ（１１１）層上に緩衝層を堆積する工程と、
    緩衝層の堆積後、前記第一の誘電体層上の前記Ｓｉ（１１１）層と緩衝層との積層構造を部分的に残し、他の領域では、前記Ｓｉ（１１１）層と緩衝層との積層構造を除去し、第一の誘電体層表面を露出させる工程と、
    前記Ｓｉ（１１１）層と緩衝層との積層構造の部分的除去後、厚膜の窒化ガリウム系半導体層を堆積する工程とを
    少なくとも有し、
    前記厚膜の窒化ガリウム系半導体層を用いて、窒化ガリウム系半導体基板を作製することを特徴とする窒化ガリウム系半導体基板の作製方法。
  4. 前記Ｓｉ（１１１）層の厚さを、１μｍ以下の範囲に選択することを特徴とする請求項１〜３のいずれか一項に記載の窒化ガリウム系半導体基板の作製方法。
  5. 前記緩衝層は、少なくともＡｌを含む窒化ガリウム系半導体層であることを特徴とする請求項１〜４のいずれか一項に記載の窒化ガリウム系半導体基板の作製方法。
  6. 前記第一の誘電体層の誘電体材料は、ＳｉＯxＮyで示される誘電体材料の群から選択されることを特徴とする請求項１〜５のいずれか一項に記載の窒化ガリウム系半導体基板の作製方法。
  7. 前記第二の誘電体層の誘電体材料は、ＳｉＯxＮyで示される誘電体材料の群から選択されることを特徴とする請求項２に記載の窒化ガリウム系半導体基板の作製方法。
  8. 前記担体基板として、Ｓｉ（１１１）基板とは異なる熱膨張係数の面内異方性を有する基板を用いることを特徴とする請求項１〜７のいずれか一項に記載の窒化ガリウム系半導体基板の作製方法。
  9. 前記担体基板として、Ｓｉ（１００）基板を用いることを特徴とする請求項８に記載の窒化ガリウム系半導体基板の作製方法。
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