TWI433284B - 可堆疊式封裝結構及其製造方法及半導體封裝結構 - Google Patents

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Description

可堆疊式封裝結構及其製造方法及半導體封裝結構
本發明係關於一種封裝結構及其製造方法，詳言之，係關於一種可堆疊式封裝結構及其製造方法及堆疊後之半導體封裝結構。
參考圖1，顯示習知第一種可堆疊式封裝結構之剖面示意圖。該習知第一種可堆疊式封裝結構1包括一基板11、一晶片12、複數條導線13、一封膠體14及複數個銲球15。該基板11包括一第一表面111、一第二表面112、複數個穿導孔113及複數個電性連接點114。該等穿導孔113係貫穿該基板11，該等電性連接點114係位於該基板11之第一表面111之外圍，且顯露於該第一表面111。該晶片12位於該基板11之第一表面111。該等導線13係電性連接該基板11及該晶片12。該封膠體14係包覆部分該基板11、該晶片12及該等導線13。該等銲球15係位於該基板11之第二表面112。
該習知第一種可堆疊式封裝結構1之缺點如下。該等電性連接點114係位於該基板11之第一表面111之外圍，使得該等電性連接點114之分佈不符合一標準記憶體(Standard Memory)之銲球之分佈，而無法堆疊該標準記憶體(Standard Memory)於該習知第一種可堆疊式封裝結構1之頂端。
參考圖2，顯示習知第二種可堆疊式封裝結構之剖面示意圖。該習知第二種可堆疊式封裝結構2包括一第一基板21、一第一晶片22、一底膠23、一介電層24、一第二基板25、複數條導線26、一封膠體27及複數個銲球28。該第一基板21具有一第一表面211及一第二表面212。該第一晶片22位於該第一基板21上，且包括複數個第一凸塊221。該底膠23係包覆該第一晶片22之該等第一凸塊221。該介電層24係位於該第一晶片22上。該第二基板25係位於該介電層24上，且包括第一表面251、一第二表面252及複數個電性連接點253，該第一表面251係接觸該介電層24，該等電性連接點253係位於該第二表面252。該等導線26係電性連接該第二基板25及該第一基板21。該封膠體27係包覆該第一基板21之第一表面211、該第一晶片22、該介電層24、該第二基板25之第一表面251及該等導線26，且顯露該第二基板25之電性連接點253。該等銲球28係位於該第一基板21之第二表面212。
該習知第二種可堆疊式封裝結構2之缺點如下。該封裝結構2雖然可供一標準記憶體(Standard Memory)堆疊，但需額外使用一介電層24置於該第一晶片22及該第二基板25之間，而使該封裝結構2之厚度增加，並提高成本。
因此，有必要提供一種可堆疊式封裝結構及其製造方法及半導體封裝結構，以解決上述問題。
本發明提供一種可堆疊式封裝結構，其包括一基板、一晶片、一封膠體、一電路層及一絕緣材。該基板具有一上表面、一下表面及至少一第一銲墊，該第一銲墊位於該上表面。該晶片位於該基板之上表面，且電性連接至該基板。該封膠體包覆該基板之上表面及該晶片，該封膠體具有一上表面。該電路層位於該封膠體之上表面，部分該電路層係位於該晶片之正上方，該電路層包括至少一電性連接點，其電性連接至該第一銲墊。該絕緣材覆蓋該電路層，且顯露該電性連接點。
本發明更提供一種可堆疊式封裝結構之製造方法，其包括以下步驟：(a)提供一基板，該基板具有一上表面、一下表面及至少一第一銲墊，該第一銲墊係位於該上表面；(b)設置一晶片於該基板之上表面，該晶片係電性連接至該基板；(c)形成一封膠體以包覆該基板之上表面及該晶片，該封膠體具有一上表面；(d)利用雷射於該封膠體之上表面形成至少一第一鑽孔、至少一第二鑽孔及至少一溝槽，該第一鑽孔之位置係對應該第一銲墊，該第二鑽孔係位於該晶片之上方，該溝槽係位於該第一鑽孔及該第二鑽孔之間，且該第二鑽孔及該溝槽之底部與該晶片之一上表面間具有一間距；(e)形成一導電金屬於該封膠體之上表面；(f)移除位於該第一鑽孔、該第二鑽孔及該溝槽以外之導電金屬，以分別形成一第一導體層、一第二導體層及一第三導體層，該第一鑽孔及該第一導體層形成至少一導孔，該第二鑽孔及該第二導體層形成至少一電性連接點，該溝槽及該第三導體層形成至少一導電跡線，該電性連接點及該導電跡線形成一電路層，且該第一銲墊係透過該導孔及該導電跡線電性連接至該電性連接點；及(g)形成一絕緣材，以覆蓋該電路層，且顯露該電性連接點。
本發明另提供一種可堆疊式封裝結構之製造方法，其包括以下步驟：(a)提供一基板，該基板具有一上表面、一下表面及至少一第一銲墊，該第一銲墊係位於該上表面；(b)設置一晶片於該基板之上表面，該晶片係電性連接至該基板；(c)形成一封膠體以包覆該基板之上表面及該晶片，該封膠體具有一上表面；(d)利用雷射於該封膠體之上表面形成至少一第一鑽孔及至少一第二鑽孔，該第一鑽孔之位置係對應該第一銲墊，該第二鑽孔係位於該晶片之上方，且該第二鑽孔之底部與該晶片之一上表面間具有一間距；(e)形成一光阻於該封膠體之上表面，該光阻具有複數個開口以顯露該第一鑽孔、該第二鑽孔及部分該封膠體之上表面；(f)形成一導電金屬於顯露之該第一鑽孔、該第二鑽孔及部分該封膠體之上表面，以分別形成一第一導體層、一第二導體層及至少一導電跡線，該第一鑽孔及該第一導體層形成至少一導孔，該第二鑽孔及該第二導體層形成至少一電性連接點，該電性連接點及該導電跡線形成一電路層，且該第一銲墊係透過該導孔及該導電跡線電性連接至該電性連接點；(g)移除該光阻；及(h)形成一絕緣材，以覆蓋該電路層，且顯露該電性連接點。
本發明再提供一種半導體封裝結構，其包括一可堆疊式封裝結構及至少一上封裝結構。該可堆疊式封裝結構包括一基板、一晶片、一封膠體、一電路層及一絕緣材。該基板具有一上表面、一下表面及至少一第一銲墊，該第一銲墊位於該上表面。該晶片位於該基板之上表面，且電性連接至該基板。該封膠體包覆該基板之上表面及該晶片，該封膠體具有一上表面。該電路層位於該封膠體之上表面，部分該電路層係位於該晶片之正上方，該電路層包括至少一電性連接點，其電性連接至該第一銲墊。該絕緣材覆蓋該電路層，且顯露該電性連接點。該上封裝結構位於該可堆疊式封裝結構上，且電性連接至該可堆疊式封裝結構。
本發明又提供一種可堆疊式封裝結構，其包括一基板、一晶片、一封膠體、一電路層及一絕緣材。該基板具有一上表面、一下表面及至少一第一銲墊，該第一銲墊位於該上表面。該晶片位於該基板之上表面，且電性連接至該基板。該封膠體包覆該基板之上表面及該晶片，該封膠體具有一上表面及至少一導孔，該導孔之位置係對應該第一銲墊。該電路層位於該封膠體之上表面，該電路層包括至少一電性連接點及至少一導電跡線，該電性連接點透過該導電跡線及該導孔電性連接至該第一銲墊，該電性連接點之深度係小於該導孔之深度，該電性連接點之底部及該導電跡線之底部與該晶片之一上表面間具有一間距，且該電性連接點包括至少一第一電性連接點，該至少一第一電性連接點係位於該晶片之正上方。該絕緣材覆蓋該電路層，且顯露該電性連接點及該導孔，且該絕緣材之一上表面與該封膠體之頂部齊平。
本發明亦提供一種可堆疊式封裝結構，其包括一封膠體、一電路層、一絕緣材、一晶片及一基板。該封膠體具有一接合表面及至少一導孔，該接合表面顯露至少一電性連接點。該電路層位於該封膠體之接合表面，包括該電性連接點及至少一導電跡線，該導電跡線電性連接該導孔及該電性連接點。該絕緣材填滿該導孔，且覆蓋該導電跡線。該晶片位於該封膠體內，且該晶片係位於該電路層之下方。該基板具有一第一表面、一第二表面及至少一第一銲墊，該第一銲墊係位於該第一表面，該基板之第一表面係用以承載該晶片及該封膠體，該晶片電性連接至該基板，且該基板之第一銲墊透過該導孔及該導電跡線電性連接至該等電性連接點。
藉此，在本發明中，該電性連接點係位於該晶片之上方，其分佈符合一標準記憶體(Standard Memory)之銲球之分佈，而得以堆疊該標準記憶體於本發明可堆疊式封裝結構之頂端。再者，該導體層可避免使用額外之介電層，而減少本發明可堆疊式封裝結構之總厚度。
參考圖3至圖16，顯示本發明可堆疊式封裝結構之第一實施例之製造方法之示意圖。參考圖3，提供一基板31，該基板31具有一上表面311、一下表面312、至少一第一銲墊313及複數個第二銲墊314，該第一銲墊313及該等第二銲墊314係位於該上表面311。參考圖4，較佳地，提供至少一第一銲球32於該基板31之第一銲墊313上。
參考圖5，設置一晶片於該基板31之上表面311，該晶片係電性連接至該基板31。在本實施例中，該晶片係為一打線晶片33，該打線晶片33係透過複數條導線331電性連接至該基板31之第二銲墊314，且利用一黏著層332附著於該基板31。然而，在其他應用中，參考圖6，該晶片係可為一覆晶晶片34，其包括一背面341、一主動面342及複數個凸塊343，該等凸塊343係位於該主動面342，且該覆晶晶片34係透過該等凸塊343電性連接至該基板31之第二銲墊314。
參考圖7，形成一封膠體35以包覆該基板31之上表面311及該打線晶片33，該封膠體35具有一上表面351。參考圖8及圖9，利用雷射於該封膠體35之上表面351形成至少一第一鑽孔352、至少一第二鑽孔353及至少一溝槽354，該第一鑽孔352之位置係對應該第一銲墊313，該第二鑽孔353係位於該打線晶片33之上方，該溝槽354係位於該第一鑽孔352及該第二鑽孔353之間，且該第二鑽孔353及該溝槽354之底部與該打線晶片33之一上表面333間具有一間距。在本實施例中，該第二鑽孔353之深度係小於該第一鑽孔352之深度，且該第一鑽孔352係顯露該第一銲球32。然而，在其他應用中，該第一銲墊313之厚度係大於或等於20μm，而可不使用該第一銲球32，則該第一鑽孔352係顯露該第一銲墊313。
參考圖10，形成一導電金屬36於該封膠體35之上表面351。參考圖11及圖12，移除位於該第一鑽孔352、該第二鑽孔353及該溝槽354以外之導電金屬36，以分別形成一第一導體層361、一第二導體層362及一第三導體層363，該第一鑽孔352及該第一導體層361形成至少一導孔355，該第二鑽孔353及該第二導體層362形成至少一電性連接點。在本實施例中，該電性連接點包括複數個第一電性連接點382，然而，在其他實施例中，該電性連接點更包括複數個第二電性連接點384(圖20)，其中該等第一電性連接點382係位於該打線晶片33之正上方，該等第二電性連接點384係位於該打線晶片33外之相對位置。該溝槽354及該第三導體層363形成至少一導電跡線383，該電性連接點(第一電性連接點382及第二電性連接點384)及該導電跡線383形成一電路層38，且該第一銲墊313係透過該導孔355及該導電跡線383電性連接至該電性連接點(第一電性連接點382及第二電性連接點384)。
在本實施例中，該第一導體層361係透過該第一銲球32電性連接至該第一銲墊313。在本實施例中，該電性連接點(第一電性連接點382及第二電性連接點384)之底部及該導電跡線383之底部與該打線晶片33之一上表面333間具有一間距。參考圖13及圖14，形成一絕緣材39，以覆蓋該電路層38，且顯露該電性連接點(第一電性連接點382及第二電性連接點384)，同時形成本發明可堆疊式封裝結構3。在本實施例中，該絕緣材39填滿該第一鑽孔352及該溝槽354，顯露該第一導體層361之一上端，且該絕緣材39之一上表面391與該封膠體35之頂部齊平。
參考圖15，形成複數個第二銲球41於該基板31之下表面312。參考圖16，顯示該封裝結構3堆疊一上封裝結構6之示意圖。在本實施例中，該上封裝結構6係為一球柵陣列封裝結構(Ball Grid Array Package)，其包括複數個第三銲球61，每一第三銲球61係電性連接且直接接觸該電路層38之每一電性連接點(第一電性連接點382及第二電性連接點384)。然而，在其他應用中，該上封裝結構6係不限定為一球柵陣列封裝結構，且該封裝結構3亦可堆疊二個以上之上封裝結構9，該等上封裝結構9係為並排，如圖17所示。
再參考圖13，顯示本發明可堆疊式封裝結構之第一實施例之剖面示意圖。該可堆疊式封裝結構3包括一基板31、至少一第一銲球32、一晶片、一封膠體35、一電路層38及一絕緣材39。該基板31具有一上表面311、一下表面312、至少一第一銲墊313及複數個第二銲墊314，該第一銲墊313及該等第二銲墊314位於該上表面311。該第一銲球32位於該基板31之第一銲墊313上。
該晶片位於該基板31之上表面311，且電性連接至該基板31。在本實施例中，該晶片係為一打線晶片33，該打線晶片33係透過複數條導線331電性連接至該基板31之第二銲墊314，且利用一黏著層332附著於該基板31。
該封膠體35包覆該基板31之上表面311及該打線晶片33，該封膠體35包括一上表面351、至少一第一鑽孔352、至少一第二鑽孔353及至少一溝槽354。該第一鑽孔352係顯露該第一銲球32，該第二鑽孔353之深度係小於該第一鑽孔352之深度，且該第二鑽孔353及該溝槽354之底部與該打線晶片33之一上表面333間具有一間距。
該電路層38位於該封膠體35之上表面351，部分該電路層38係位於該打線晶片33之正上方。在本實施例中，該電路層38包括一第一導體層361、一第二導體層362、一第三導體層363，其係同時形成。該第一導體層361位於該第一鑽孔352內，且該第一鑽孔352及該第一導體層361形成該封膠體35之一導孔355。該第一導體層361係透過該第一銲球32電性連接至該第一銲墊313。該導孔355之位置係對應該第一銲墊313。該第二導體層362位於該第二鑽孔353內，且該第二鑽孔353及該第二導體層362形成該電路層38之至少一電性連接點(該第一電性連接點382及第二電性連接點384)。該第三導體層363位於該溝槽354內，且該溝槽354及該第三導體層363形成該電路層38之至少一導電跡線383。
該電路層38更包括該電性連接點(第一電性連接點382及第二電性連接點384)及該導電跡線383，該電性連接點(第一電性連接點382及第二電性連接點384)係透過該導電跡線383及該導孔355電性連接至該第一銲墊313。在本實施例中，該電性連接點(第一電性連接點382及第二電性連接點384)之底部及該導電跡線383之底部與該打線晶片33之一上表面333間具有一間距，且該等第一電性連接點382係位於該打線晶片33之正上方。該絕緣材39覆蓋該電路層38，且顯露該電性連接點(第一電性連接點382及第二電性連接點384)。該絕緣材39填滿該第一鑽孔352及該溝槽354，顯露該第一導體層361之一上端，且該絕緣材39之一上表面391與該封膠體35之頂部齊平。
又參考圖13，顯示本發明可堆疊式封裝結構之第一實施例之剖面示意圖。該可堆疊式封裝結構3包括一封膠體35、一電路層38、一絕緣材39、一晶片及一基板31。該封膠體35具有一接合表面(即上表面351)及至少一導孔355，該接合表面(即上表面351)顯露至少一電性連接點(第一電性連接點382及第二電性連接點384)。該電路層38位於該封膠體35之接合表面(即上表面351)，包括該電性連接點(第一電性連接點382及第二電性連接點384)及至少一導電跡線383，該導電跡線383電性連接該導孔355及該電性連接點(第一電性連接點382及第二電性連接點384)。該絕緣材39填滿該導孔355，且覆蓋該導電跡線383。該晶片位於該封膠體35內，且該晶片係位於該電路層38之下方。該基板31具有一第一表面(即上表面311)、一第二表面(即下表面312)及至少一第一銲墊313，該第一銲墊313係位於該第一表面(即上表面311)，該基板31之第一表面(即上表面311)係用以承載該晶片及該封膠體35，該晶片電性連接至該基板31，且該基板31之第一銲墊313透過該導孔355及該導電跡線383電性連接至該等電性連接點(第一電性連接點382及第二電性連接點384)。
更參考圖13，顯示本發明可堆疊式封裝結構之第一實施例之剖面示意圖。該可堆疊式封裝結構3包括一基板31、至少一第一銲球32、一晶片、一封膠體35、一電路層38及一絕緣材39。該基板31具有一上表面311、一下表面312、至少一第一銲墊313及複數個第二銲墊314，該第一銲墊313及該等第二銲墊314位於該上表面311。該第一銲球32位於該基板31之第一銲墊313上。
該晶片位於該基板31之上表面311，且電性連接至該基板31。在本實施例中，該晶片係為一打線晶片33，該打線晶片33係透過複數條導線331電性連接至該基板31之第二銲墊314，且利用一黏著層332附著於該基板31。該封膠體35包覆該基板31之上表面311及該打線晶片33，該封膠體35包括一上表面351。
該電路層38位於該封膠體35之上表面351，該電路層38包括至少一電性連接點、至少一導電跡線383及一連接線路層(即第一導體層361)。該電性連接點係透過該導電跡線383及該連接線路層(即第一導體層361)電性連接至該第一銲墊313。在本實施例中，該電性連接點包括複數個第一電性連接點382，然而，在其他實施例中，該電性連接點更包括複數個第二電性連接點384(圖20)，其中該等第一電性連接點382係位於該打線晶片33之正上方，該等第二電性連接點384係位於該打線晶片33外之相對位置。
在本實施例中，該電性連接點(第一電性連接點382及第二電性連接點384)之底部及該導電跡線383之底部與該打線晶片33之一上表面333間具有一間距。
該導電跡線383連接該電性連接點(第一電性連接點382及第二電性連接點384)及該連接線路層(即第一導體層361)。該導電跡線383係與該基板31之下表面312平行，且其位置係低於該封膠體35之上表面351。然而，在其他應用中，該導電跡線383係位於該封膠體35之上表面351(圖30)。
該連接線路層(即第一導體層361)係與該導電跡線383間具有一夾角。該連接線路層(即第一導體層361)之底部係低於該電性連接點(第一電性連接點382及第二電性連接點384)之底部，並直接接觸且覆蓋該第一銲球32，且透過該第一銲球32電性連接至該第一銲墊313。然而，其他應用中，該第一銲墊313之厚度係可大於或等於20μm，且該連接線路層(即第一導體層361)係直接接觸且覆蓋該第一銲墊313。
該絕緣材39覆蓋該電路層38，且顯露該電性連接點(第一電性連接點382及第二電性連接點384)。在本實施例中，該絕緣材39覆蓋該導電跡線383及該連接線路層(即第一導體層361)，顯露該連接線路層(即第一導體層361)之一上端，且該絕緣材39之一上表面391與該封膠體35之頂部齊平。
再參考圖16，顯示本發明半導體封裝結構之剖面示意圖。該半導體封裝結構7包括一可堆疊式封裝結構及至少一上封裝結構6。該可堆疊式封裝結構係與本發明可堆疊式封裝結構3之第一實施例相同。該上封裝結構6係位於該可堆疊式封裝結構3上，且電性連接至該可堆疊式封裝結構3。
參考圖18，顯示本發明可堆疊式封裝結構之第二實施例之剖面示意圖。本實施例之封裝結構4與第一實施例之封裝結構3(圖13)大致相同，其中相同之元件賦予相同之編號。本實施例與第一實施例之不同處在於該晶片之結構不同。在本實施例中，該晶片係為一覆晶晶片34，其包括一背面341、一主動面342及複數個凸塊343，該等凸塊343係位於該主動面342，且該覆晶晶片34係透過該等凸塊343電性連接至該基板31之第二銲墊314。
參考圖19，顯示本發明可堆疊式封裝結構之第三實施例之剖面示意圖。本實施例之封裝結構5與第一實施例之封裝結構3(圖13)大致相同，其中相同之元件賦予相同之編號。本實施例與第一實施例之不同處在於該封裝結構5不包括該第一銲球32。在本實施例中，該第一銲墊313之厚度係大於或等於20μm，該第一鑽孔352係顯露該第一銲墊313，且該第一導體層361係直接接觸該第一銲墊313。
參考圖20，顯示本發明可堆疊式封裝結構之第四實施例之剖面示意圖。本實施例之封裝結構10與第一實施例之封裝結構3(圖13)大致相同，其中相同之元件賦予相同之編號。本實施例與第一實施例之不同處在於該封裝結構6之電性連接點更包括至少一第二電性連接點384，該至少一第二電性連接點384係位於該打線晶片33外之相對位置。
參考圖21至圖30，顯示本發明可堆疊式封裝結構之第五實施例之製造方法之示意圖。參考圖21，提供一基板31，該基板31具有一上表面311、一下表面312、至少一第一銲墊313及複數個第二銲墊314，該第一銲墊313及該等第二銲墊314係位於該上表面311。參考圖22，較佳地，提供至少一第一銲球32於該基板31之第一銲墊313上。
參考圖23，設置一晶片於該基板31之上表面311，該晶片係電性連接至該基板31。在本實施例中，該晶片係為一打線晶片33，該打線晶片33係透過複數條導線331電性連接至該基板31之第二銲墊314，且利用一黏著層332附著於該基板31。然而，在其他應用中，參考圖24，該晶片係可為一覆晶晶片34，其包括一背面341、一主動面342及複數個凸塊343，該等凸塊343係位於該主動面342，且該覆晶晶片34係透過該等凸塊343電性連接至該基板31之第二銲墊314。
參考圖25，形成一封膠體35以包覆該基板31之上表面311及該打線晶片33，該封膠體35具有一上表面351。參考圖26，利用雷射於該封膠體35之上表面351形成至少一第一鑽孔352及至少一第二鑽孔353，該第一鑽孔352之位置係對應該第一銲墊313，該第二鑽孔353係位於該晶片之上方，且該第二鑽孔353之底部與該打線晶片33之一上表面333間具有一間距。在本實施例中，該第一鑽孔352係顯露該第一銲球32。該第二鑽孔353之深度係小於該第一鑽孔352之深度。
參考圖27，形成一光阻37於該封膠體35之上表面351，該光阻37具有複數個開口以顯露該第一鑽孔352、該第二鑽孔353及部分該封膠體35之上表面351。參考圖28，形成一導電金屬36於顯露之該第一鑽孔352、該第二鑽孔353及部分該封膠體35之上表面351，以同時形成一第一導體層361、一第二導體層362及至少一導電跡線383，該第一鑽孔352及該第一導體層361形成至少一導孔355，該第二鑽孔353及該第二導體層362形成至少一電性連接點，該電性連接點及該導電跡線383形成一電路層38，且該第一銲墊313係透過該導孔355及該導電跡線383電性連接至該電性連接點。在本實施例中，該電性連接點包括複數個第一電性連接點382，然而，在其他實施例中，該電性連接點更包括複數個第二電性連接點384(圖20)，其中該等第一電性連接點382係位於該打線晶片33之正上方，該等第二電性連接點384係位於該打線晶片33外之相對位置。在本實施例中，該導電金屬36係利用濺鍍方式形成，該第一導體層361係透過該第一銲球32電性連接至該第一銲墊313，且該電性連接點(第一電性連接點382及第二電性連接點384)之底部及該導電跡線383之底部與該打線晶片33之一上表面333間具有一間距。
參考圖29，移除該光阻37(圖28)。參考圖30，形成一絕緣材39，以覆蓋該電路層38，且顯露該電性連接點(第一電性連接點382及第二電性連接點384)。在本實施例中，該絕緣材39填滿該第一鑽孔352，且顯露該第一導體層361之一上端。接著，較佳地，形成複數個第二銲球(圖中未示)於該基板31之下表面312，並堆疊至少一上封裝結構(圖中未示)於該封裝結構8。
藉此，在本發明中，該電性連接點係位於該晶片(該打線晶片33或該覆晶晶片34)之上方，其分佈符合一標準記憶體(Standard Memory)之銲球之分佈，而得以堆疊該標準記憶體於本發明可堆疊式封裝結構3,4,5之頂端。再者，該第一導孔355可避免使用額外之介電層24(圖2)，而減少本發明可堆疊式封裝結構3,4,5之總厚度。
惟上述實施例僅為說明本發明之原理及其功效，而非用以限制本發明。因此，習於此技術之人士對上述實施例進行修改及變化仍不脫本發明之精神。本發明之權利範圍應如後述之申請專利範圍所列。
1．．．習知第一種可堆疊式封裝結構
2．．．習知第二種可堆疊式封裝結構
3．．．本發明可堆疊式封裝結構之第一實施例
4．．．本發明可堆疊式封裝結構之第二實施例
5．．．本發明可堆疊式封裝結構之第三實施例
6．．．上封裝結構
7．．．本發明半導體封裝結構
8．．．本發明可堆疊式封裝結構之第五實施例
9．．．上封裝結構
10．．．本發明可堆疊式封裝結構之第四實施例
11．．．基板
12．．．晶片
13．．．導線
14．．．封膠體
15．．．銲球
21．．．第一基板
22．．．第一晶片
23．．．底膠
24．．．介電層
25．．．第二基板
26．．．導線
27．．．封膠體
28．．．銲球
31．．．基板
32．．．第一銲球
33．．．打線晶片
34．．．覆晶晶片
35．．．封膠體
36．．．導電金屬
37．．．光阻
38．．．電路層
39．．．絕緣材
41．．．第二銲球
61．．．第三銲球
111．．．第一表面
112．．．第二表面
113．．．穿導孔
114．．．電性連接點
211．．．第一表面
212．．．第二表面
221．．．第一凸塊
251．．．第一表面
252．．．第二表面
253．．．電性連接點
311．．．上表面
312．．．下表面
313．．．第一銲墊
314．．．第二銲墊
331．．．導線
332．．．黏著層
333．．．上表面
341．．．背面
342．．．主動面
343．．．凸塊
351．．．上表面
352．．．第一鑽孔
353．．．第二鑽孔
354．．．溝槽
355．．．導孔
361．．．第一導體層
362．．．第二導體層
363．．．第三導體層
382．．．第一電性連接點
383．．．導電跡線
384．．．第二電性連接點
391．．．上表面
圖1顯示顯示習知第一種可堆疊式封裝結構之剖面示意圖；
圖2顯示顯示習知第二種可堆疊式封裝結構之剖面示意圖；
圖3至圖16顯示本發明可堆疊式封裝結構之第一實施例之製造方法之示意圖；
圖17顯示本發明可堆疊式封裝結構之第一實施例之剖面示意圖，其中該封裝結構堆疊二個上封裝結構；
圖18顯示本發明可堆疊式封裝結構之第二實施例之剖面示意圖；
圖19顯示本發明可堆疊式封裝結構之第三實施例之剖面示意圖；
圖20顯示本發明可堆疊式封裝結構之第四實施例之剖面示意圖；及
圖21至圖30顯示本發明可堆疊式封裝結構之第五實施例之製造方法之示意圖。
3．．．本發明可堆疊式封裝結構之第一實施例
31．．．基板
32．．．第一銲球
33．．．打線晶片
35．．．封膠體
38．．．電路層
39．．．絕緣材
311．．．上表面
312．．．下表面
313．．．第一銲墊
314．．．第二銲墊
331．．．導線
332．．．黏著層
333．．．上表面
351．．．上表面
352．．．第一鑽孔
353．．．第二鑽孔
354．．．溝槽
355．．．導孔
361．．．第一導體層
362．．．第二導體層
363．．．第三導體層
382．．．第一電性連接點
383．．．導電跡線
391．．．上表面

Claims (105)

  1. 一種可堆疊式封裝結構，包括：一基板，具有一上表面、一下表面及至少一第一銲墊，該第一銲墊位於該上表面；一晶片，位於該基板之上表面，且電性連接至該基板；一封膠體，包覆該基板之上表面及該晶片，該封膠體具有一上表面及至少一導孔，該導孔之位置係對應該第一銲墊；一電路層，位於該封膠體之上表面，該電路層包括至少一電性連接點及至少一導電跡線，該電性連接點透過該導電跡線及該導孔電性連接至該第一銲墊，該電性連接點之深度係小於該導孔之深度，該電性連接點之底部及該導電跡線之底部與該晶片之一上表面間具有一間距，且該電性連接點包括至少一第一電性連接點，該至少一第一電性連接點係位於該晶片之正上方；及一絕緣材，覆蓋該電路層，且顯露該電性連接點及該導孔，且該絕緣材之一上表面與該封膠體之頂部齊平。
  2. 如請求項1之封裝結構，其中該基板更包括複數個第二銲墊，該等第二銲墊位於該上表面。
  3. 如請求項2之封裝結構，其中該晶片包括一背面、一主動面及複數個凸塊，該等凸塊係位於該主動面，且該晶片係透過該等凸塊電性連接至該基板之該等第二銲墊。
  4. 如請求項2之封裝結構，其中該晶片係透過複數條導線電性連接至該基板之該等第二銲墊，且該晶片利用一黏著層附著於該基板。
  5. 如請求項1之封裝結構，其中該封膠體包括至少一第一鑽孔及至少一第二鑽孔，該電路層更包括一第一導體層及一第二導體層，該第一導體層位於該第一鑽孔內，該第二導體層位於該第二鑽孔內，且該第一鑽孔及該第一導體層形成該導孔，該第二鑽孔及該第二導體層形成該電性連接點，且該第二鑽孔之底部與該晶片之一上表面間具有一間距。
  6. 如請求項5之封裝結構，其中該第一銲墊之厚度係大於或等於20μm，該第一鑽孔係顯露該第一銲墊，且該第一導體層係直接接觸該第一銲墊。
  7. 如請求項5之封裝結構，更包括至少一第一銲球，位於該第一銲墊上，該第一鑽孔係顯露該第一銲球，且該第一導體層係透過該第一銲球電性連接至該第一銲墊。
  8. 如請求項5之封裝結構，其中該第二鑽孔之深度係小於該第一鑽孔之深度。
  9. 如請求項5之封裝結構，其中該絕緣材填滿該第一鑽孔，且顯露該第一導體層之一上端。
  10. 如請求項1之封裝結構，其中該電性連接點更包括至少一第二電性連接點，該至少一第二電性連接點係位於該晶片外之相對位置。
  11. 如請求項1之封裝結構，其中該封膠體更包括至少一溝槽，該電路層更包括一第三導體層，該第三導體層位於該溝槽內，且該溝槽及該第三導體層形成該導電跡線，且該溝槽之底部與該晶片之一上表面間具有一間距。
  12. 如請求項11之封裝結構，其中該絕緣材填滿該溝槽。
  13. 如請求項1之封裝結構，更包括複數個第二銲球，位於該基板之下表面。
  14. 一種可堆疊式封裝結構，包括：一封膠體，具有一接合表面及至少一導孔，該接合表面顯露至少一電性連接點；一電路層，位於該封膠體之接合表面，包括該電性連接點及至少一導電跡線，該導電跡線電性連接該導孔及該電性連接點；一絕緣材，填滿該導孔，且覆蓋該導電跡線；一晶片，位於該封膠體內，且該晶片係位於該電路層之下方；及一基板，具有一第一表面、一第二表面及至少一第一銲墊，該第一銲墊係位於該第一表面，該基板之第一表面係用以承載該晶片及該封膠體，該晶片電性連接至該基板，且該基板之第一銲墊透過該導孔及該導電跡線電性連接至該等電性連接點。
  15. 如請求項14之封裝結構，其中該基板更包括複數個第二銲墊，該等第二銲墊位於該第一表面。
  16. 如請求項15之封裝結構，其中該晶片包括一背面、一主動面及複數個凸塊，該等凸塊係位於該主動面，且該晶片係透過該等凸塊電性連接至該基板之該等第二銲墊。
  17. 如請求項15之封裝結構，其中該晶片係透過複數條導線電性連接至該基板之該等第二銲墊，且該晶片利用一黏著層附著於該基板。
  18. 如請求項14之封裝結構，其中該封膠體更包括至少一導孔，該電路層包括至少一導電跡線，該導孔之位置係對應該第一銲墊，該第一銲墊係透過該導孔及該導電跡線電性連接至該電性連接點。
  19. 如請求項18之封裝結構，其中該封膠體包括至少一第一鑽孔及至少一第二鑽孔，該電路層更包括一第一導體層及一第二導體層，該第一導體層位於該第一鑽孔內，該第二導體層位於該第二鑽孔內，且該第一鑽孔及該第一導體層形成該導孔，該第二鑽孔及該第二導體層形成該電性連接點，且該第二鑽孔之底部與該晶片之一上表面間具有一間距。
  20. 如請求項19之封裝結構，其中該第一銲墊之厚度係大於或等於20μm，該第一鑽孔係顯露該第一銲墊，且該第一導體層係直接接觸該第一銲墊。
  21. 如請求項19之封裝結構，更包括至少一第一銲球，位於該第一銲墊上，該第一鑽孔係顯露該第一銲球，且該第一導體層係透過該第一銲球電性連接至該第一銲墊。
  22. 如請求項19之封裝結構，其中該第二鑽孔之深度係小於該第一鑽孔之深度。
  23. 如請求項19之封裝結構，其中該絕緣材填滿該第一鑽孔，且顯露該第一導體層之一上端。
  24. 如請求項18之封裝結構，其中該導電跡線係位於該封膠體之接合表面。
  25. 如請求項18之封裝結構，其中該封膠體更包括至少一溝槽，該電路層更包括一第三導體層，該第三導體層位於該溝槽內，且該溝槽及該第三導體層形成該導電跡線，且該溝槽之底部與該晶片之一上表面間具有一間距。
  26. 如請求項25之封裝結構，其中該絕緣材填滿該溝槽，且該絕緣材之一第一表面與該封膠體之頂部齊平。
  27. 如請求項18之封裝結構，其中該電性連接點之底部及該導電跡線之底部與該晶片之一第一表面間具有一間距。
  28. 如請求項14之封裝結構，其中該電性連接點包括至少一第一電性連接點，該至少一第一電性連接點係位於該晶片之正上方。
  29. 如請求項28之封裝結構，其中該電性連接點更包括至少一第二電性連接點，該至少一第二電性連接點係位於該晶片外之相對位置。
  30. 如請求項14之封裝結構，更包括複數個第二銲球，位於該基板之第二表面。
  31. 一種可堆疊式封裝結構，包括：一基板，具有一上表面、一下表面及至少一第一銲墊，該第一銲墊位於該上表面；一晶片，位於該基板之上表面，且電性連接至該基板；一封膠體，包覆該基板之上表面及該晶片，該封膠體具有一上表面；一電路層，位於該封膠體之上表面，部分該電路層係位於該晶片之正上方，該電路層包括至少一電性連接點，其電性連接至該第一銲墊；及一絕緣材，覆蓋該電路層，且顯露該電性連接點。
  32. 如請求項31之封裝結構，其中該基板更包括複數個第二銲墊，該等第二銲墊位於該上表面。
  33. 如請求項32之封裝結構，其中該晶片包括一背面、一主動面及複數個凸塊，該等凸塊係位於該主動面，且該晶片係透過該等凸塊電性連接至該基板之該等第二銲墊。
  34. 如請求項32之封裝結構，其中該晶片係透過複數條導線電性連接至該基板之該等第二銲墊，且該晶片利用一黏著層附著於該基板。
  35. 如請求項31之封裝結構，其中該電路層更包括至少一導電跡線及一連接線路層，該導電跡線係連接該電性連接點及該連接線路層，且該第一銲墊係透過該連接線路層及該導電跡線電性連接至該電性連接點。
  36. 如請求項35之封裝結構，其中該導電跡線係與該基板之下表面平行，該連接線路層係與該導電跡線間具有一夾角。
  37. 如請求項35之封裝結構，其中該導電跡線係位於該封膠體之上表面，且該導電跡線之底部與該晶片之一上表面間具有一間距。
  38. 如請求項35之封裝結構，其中該導電跡線之位置係低於該封膠體之頂部，且該導電跡線之底部與該晶片之一上表面間具有一間距。
  39. 如請求項38之封裝結構，其中該絕緣材覆蓋該導電跡線，且該絕緣材之一上表面與該封膠體之頂部齊平。
  40. 如請求項35之封裝結構，其中該電性連接點之底部與該晶片之一上表面間具有一間距。
  41. 如請求項35之封裝結構，其中該第一銲墊之厚度係大於或等於20μm，且該連接線路層係直接接觸該第一銲墊。
  42. 如請求項41之封裝結構，其中該連接線路層係覆蓋該第一銲墊。
  43. 如請求項35之封裝結構，更包括至少一第一銲球，位於該第一銲墊上，該連接線路層係直接接觸該第一銲球，且該連接線路層係透過該第一銲球電性連接至該第一銲墊。
  44. 如請求項43之封裝結構，其中該連接線路層係覆蓋該第一銲球。
  45. 如請求項35之封裝結構，其中該連接線路層之底部係低於該電性連接點之底部。
  46. 如請求項35之封裝結構，其中該絕緣材覆蓋該連接線路層，且該絕緣材之一上表面與該封膠體之頂部齊平，且顯露該連接線路層之一上端。
  47. 如請求項31之封裝結構，其中該電性連接點包括至少一第一電性連接點，該至少一第一電性連接點係位於該晶片之正上方。
  48. 如請求項47之封裝結構，其中該電性連接點更包括至少一第二電性連接點，該至少一第二電性連接點係位於該晶片外之相對位置。
  49. 如請求項31之封裝結構，更包括複數個第二銲球，位於該基板之下表面。
  50. 一種半導體封裝結構，包括：一可堆疊式封裝結構，包括：一基板，具有一上表面、一下表面及至少一第一銲墊，該第一銲墊位於該上表面；一晶片，位於該基板之上表面，且電性連接至該基板；一封膠體，包覆該基板之上表面及該晶片，該封膠體具有一上表面；一電路層，位於該封膠體之上表面，部分該電路層係位於該晶片之正上方，該電路層包括至少一電性連接點，其電性連接至該第一銲墊；及一絕緣材，覆蓋該電路層，且顯露該電性連接點；及至少一上封裝結構，位於該可堆疊式封裝結構上，且電性連接至該可堆疊式封裝結構。
  51. 如請求項50之封裝結構，其中該基板更包括複數個第二銲墊，該等第二銲墊位於該上表面。
  52. 如請求項51之封裝結構，其中該晶片包括一背面、一主動面及複數個凸塊，該等凸塊係位於該主動面，且該晶片係透過該等凸塊電性連接至該基板之該等第二銲墊。
  53. 如請求項51之封裝結構，其中該晶片係透過複數條導線電性連接至該基板之該等第二銲墊，且該晶片利用一黏著層附著於該基板。
  54. 如請求項50之封裝結構，其中該封膠體更包括至少一導孔，該電路層包括至少一導電跡線，該導孔之位置係對應該第一銲墊，該第一銲墊係透過該導孔及該導電跡線電性連接至該電性連接點。
  55. 如請求項54之封裝結構，其中該封膠體包括至少一第一鑽孔及至少一第二鑽孔，該電路層更包括一第一導體層及一第二導體層，該第一導體層位於該第一鑽孔內，該第二導體層位於該第二鑽孔內，且該第一鑽孔及該第一導體層形成該導孔，該第二鑽孔及該第二導體層形成該電性連接點，且該第二鑽孔之底部與該晶片之一上表面間具有一間距。
  56. 如請求項55之封裝結構，其中該第一銲墊之厚度係大於或等於20μm，該第一鑽孔係顯露該第一銲墊，且該第一導體層係直接接觸該第一銲墊。
  57. 如請求項55之封裝結構，其中該可堆疊式封裝結構更包括至少一第一銲球，位於該第一銲墊上，該第一鑽孔係顯露該第一銲球，且該第一導體層係透過該第一銲球電性連接至該第一銲墊。
  58. 如請求項55之封裝結構，其中該第二鑽孔之深度係小於該第一鑽孔之深度。
  59. 如請求項55之封裝結構，其中該絕緣材填滿該第一鑽孔，且顯露該第一導體層之一上端。
  60. 如請求項54之封裝結構，其中該導電跡線係位於該封膠體之上表面。
  61. 如請求項54之封裝結構，其中該封膠體更包括至少一溝槽，該電路層更包括一第三導體層，該第三導體層位於該溝槽內，且該溝槽及該第三導體層形成該導電跡線，且該溝槽之底部與該晶片之一上表面間具有一間距。
  62. 如請求項61之封裝結構，其中該絕緣材填滿該溝槽，且該絕緣材之一上表面與該封膠體之頂部齊平。
  63. 如請求項54之封裝結構，其中該電性連接點之底部及該導電跡線之底部與該晶片之一上表面間具有一間距。
  64. 如請求項50之封裝結構，其中該電性連接點包括至少一第一電性連接點，該至少一第一電性連接點係位於該晶片之正上方。
  65. 如請求項64之封裝結構，其中該電性連接點更包括至少一第二電性連接點，該至少一第二電性連接點係位於該晶片外之相對位置。
  66. 如請求項50之封裝結構，其中該可堆疊式封裝結構更包括複數個第二銲球，位於該基板之下表面。
  67. 如請求項50之封裝結構，係包括至少二個上封裝結構，該等上封裝結構係為並排。
  68. 如請求項50之封裝結構，其中該上封裝結構係為一球柵陣列封裝結構(Ball Grid Array Package)。
  69. 如請求項68之封裝結構，其中該上封裝結構包括複數個第三銲球，每一第三銲球係電性連接該電路層之每一電性連接點。
  70. 如請求項69之封裝結構，其中每一第三銲球係直接接觸該電路層之每一電性連接點。
  71. 一種可堆疊式封裝結構之製造方法，包括：(a)提供一基板，該基板具有一上表面、一下表面及至少一第一銲墊，該第一銲墊係位於該上表面；(b)設置一晶片於該基板之上表面，該晶片係電性連接至該基板；(c)形成一封膠體以包覆該基板之上表面及該晶片，該封膠體具有一上表面；(d)利用雷射於該封膠體之上表面形成至少一第一鑽孔、至少一第二鑽孔及至少一溝槽，該第一鑽孔之位置係對應該第一銲墊，該第二鑽孔係位於該晶片之上方，該溝槽係位於該第一鑽孔及該第二鑽孔之間，且該第二鑽孔及該溝槽之底部與該晶片之一上表面間具有一間距；(e)形成一導電金屬於該封膠體之上表面；(f)移除位於該第一鑽孔、該第二鑽孔及該溝槽以外之導電金屬，以分別形成一第一導體層、一第二導體層及一第三導體層，該第一鑽孔及該第一導體層形成至少一導孔，該第二鑽孔及該第二導體層形成至少一電性連接點，該溝槽及該第三導體層形成至少一導電跡線，該電性連接點及該導電跡線形成一電路層，且該第一銲墊係透過該導孔及該導電跡線電性連接至該電性連接點；及(g)形成一絕緣材，以覆蓋該電路層，且顯露該電性連接點。
  72. 如請求項71之方法，其中該步驟(a)中，該基板更包括複數個第二銲墊，位於該上表面。
  73. 如請求項72之方法，其中該步驟(b)中，該晶片包括一背面、一主動面及複數個凸塊，該等凸塊係位於該主動面，且該晶片係透過該等凸塊電性連接至該基板之該等第二銲墊。
  74. 如請求項72之方法，其中該步驟(b)中，該晶片係透過複數條導線電性連接至該基板之該等第二銲墊，且該晶片利用一黏著層附著於該基板。
  75. 如請求項71之方法，其中該步驟(a)中，該第一銲墊之厚度係大於或等於20μm，該步驟(d)中，該第一鑽孔係顯露該第一銲墊，該步驟(f)中，該第一導體層係直接接觸該第一銲墊。
  76. 如請求項71之方法，其中該步驟(a)後，更包括一提供至少一第一銲球於該第一銲墊上之步驟，該步驟(d)中，該第一鑽孔係顯露該第一銲球，該步驟(f)中，該第一導體層係透過該第一銲球電性連接至該第一銲墊。
  77. 如請求項71之方法，其中該步驟(d)中，該第二鑽孔之深度係小於該第一鑽孔之深度。
  78. 如請求項71之方法，其中該步驟(f)中，該電性連接點之底部及該導電跡線之底部與該晶片之一上表面間具有一間距。
  79. 如請求項71之方法，其中該步驟(f)中，該電性連接點包括至少一第一電性連接點，該至少一第一電性連接點係位於該晶片之正上方。
  80. 如請求項79之方法，其中該電性連接點更包括至少一第二電性連接點，該至少一第二電性連接點係位於該晶片外之相對位置。
  81. 如請求項71之方法，其中該步驟(g)中，該絕緣材填滿該第一鑽孔及該溝槽，顯露該第一導體層之一上端，且該絕緣材之一上表面與該封膠體之頂部齊平。
  82. 如請求項71之方法，其中該步驟(g)後，更包括一形成複數個第二銲球於該基板之下表面之步驟。
  83. 如請求項71之方法，其中該步驟(g)後，更包括一堆疊至少一上封裝結構之步驟。
  84. 如請求項83之方法，其中係堆疊至少二個上封裝結構，該等上封裝結構係為並排。
  85. 如請求項83之方法，其中該上封裝結構係為一球柵陣列封裝結構(Ball Grid Array Package)。
  86. 如請求項85之方法，其中該上封裝結構包括複數個第三銲球，每一第三銲球係電性連接該電路層之每一電性連接點。
  87. 如請求項86之方法，其中每一第三銲球係直接接觸該電路層之每一電性連接點。
  88. 一種可堆疊式封裝結構之製造方法，包括：(a)提供一基板，該基板具有一上表面、一下表面及至少一第一銲墊，該第一銲墊係位於該上表面；(b)設置一晶片於該基板之上表面，該晶片係電性連接至該基板；(c)形成一封膠體以包覆該基板之上表面及該晶片，該封膠體具有一上表面；(d)利用雷射於該封膠體之上表面形成至少一第一鑽孔及至少一第二鑽孔，該第一鑽孔之位置係對應該第一銲墊，該第二鑽孔係位於該晶片之上方，且該第二鑽孔之底部與該晶片之一上表面間具有一間距；(e)形成一光阻於該封膠體之上表面，該光阻具有複數個開口以顯露該第一鑽孔、該第二鑽孔及部分該封膠體之上表面；(f)形成一導電金屬於顯露之該第一鑽孔、該第二鑽孔及部分該封膠體之上表面，以分別形成一第一導體層、一第二導體層及至少一導電跡線，該第一鑽孔及該第一導體層形成至少一導孔，該第二鑽孔及該第二導體層形成至少一電性連接點，該電性連接點及該導電跡線形成一電路層，且該第一銲墊係透過該導孔及該導電跡線電性連接至該電性連接點；(g)移除該光阻；及(h)形成一絕緣材，以覆蓋該電路層，且顯露該電性連接點。
  89. 如請求項88之方法，其中該步驟(a)中，該基板更包括複數個第二銲墊，位於該上表面。
  90. 如請求項89之方法，其中該步驟(b)中，該晶片包括一背面、一主動面及複數個凸塊，該等凸塊係位於該主動面，且該晶片係透過該等凸塊電性連接至該基板之該等第二銲墊。
  91. 如請求項89之方法，其中該步驟(b)中，該晶片係透過複數條導線電性連接至該基板之該等第二銲墊，且該晶片利用一黏著層附著於該基板。
  92. 如請求項88之方法，其中該步驟(a)中，該第一銲墊之厚度係大於或等於20μm，該步驟(d)中，該第一鑽孔係顯露該第一銲墊，該步驟(f)中，該第一導體層係直接接觸該第一銲墊。
  93. 如請求項88之方法，其中該步驟(a)後，更包括一提供至少一第一銲球於該第一銲墊上之步驟，該步驟(d)中，該第一鑽孔係顯露該第一銲球，該步驟(f)中，該第一導體層係透過該第一銲球電性連接至該第一銲墊。
  94. 如請求項88之方法，其中該步驟(d)中，該第二鑽孔之深度係小於該第一鑽孔之深度。
  95. 如請求項88之方法，其中該步驟(f)中，該導電金屬係利用濺鍍方式形成。
  96. 如請求項88之方法，其中該步驟(f)中，該電性連接點之底部及該導電跡線之底部與該晶片之一上表面間具有一間距。
  97. 如請求項88之方法，其中該步驟(f)中，該電性連接點包括至少一第一電性連接點，該至少一第一電性連接點係位於該晶片之正上方。
  98. 如請求項97之方法，其中該電性連接點更包括至少一第二電性連接點，該至少一第二電性連接點係位於該晶片外之相對位置。
  99. 如請求項88之方法，其中該步驟(h)中，該絕緣材填滿該第一鑽孔，且顯露該第一導體層之一上端。
  100. 如請求項88之方法，其中該步驟(h)後，更包括一形成複數個第二銲球於該基板之下表面之步驟。
  101. 如請求項88之方法，其中該步驟(h)後，更包括一堆疊至少一上封裝結構之步驟。
  102. 如請求項101之方法，其中係堆疊至少二個上封裝結構，該等上封裝結構係為並排。
  103. 如請求項101之方法，其中該上封裝結構係為一球柵陣列封裝結構(Ball Grid Array Package)。
  104. 如請求項103之方法，其中該上封裝結構包括複數個第三銲球，每一第三銲球係電性連接該電路層之每一電性連接點。
  105. 如請求項104之方法，其中每一第三銲球係直接接觸該電路層之每一電性連接點。
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