TWI431769B - 主動像素胞及於基板上形成主動像素胞之方法 - Google Patents

主動像素胞及於基板上形成主動像素胞之方法 Download PDF

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Description

主動像素胞及於基板上形成主動像素胞之方法
本發明係關於互補型金氧半導體(complementary metal-oxide semiconductor，CMOS)影像感測器(image sensor)，且特別是關於互補型金氧半導體影像感測器之暗態漏電流(dark current)的降低。
相較於其他型影像裝置(image device)，由於具有如晶片上訊號處理(on-chip signal processing)能力、低成本與低耗電等優點，近年來互補型金氧半導體影像感測器(CMOS image sensor，下稱CIS)的普及率已經增加。此外，隨著晶片工業持續地往次微米節點進展並伴隨著於每一像素上結合更多構件，繼續促使CIS的解決方案超前於電耦合裝置(charge-coupled devices，CCDs)。CIS技術使得於同一裝置中整合影像(imaging)、時序(timing)與讀出(readout)等多種功能成為可能。CIS技術亦使得實際系統單晶片(system-on-a-chip)解決方案的施行成為可能，其作為以顯示為中心應用(display-centric application)方面的擴大陣列。
暗態漏電流(dark current)為用於描述影像感測器表現的重要參數之一。暗態漏電流(漏電流)於沒有光子進入裝感測器中時流經如感光二極體之感光裝置之一電流。隨著像素尺寸的減少，為CIS之感光二極體所接收之光子量亦減少。其結果為，暗態漏電流之影響將更為顯著。因此，最小化暗態漏電流成為了先進CIS之一關鍵問題。
有鑑於此，本發明提供了一種主動像素胞及一種於基板上形成主動像素胞之方法，以解決上述習知問題。依據一實施例，本發明提供了一種主動像素胞，位於一基板之上，包括：一淺溝槽隔離結構；一感光二極體，鄰近該淺溝槽隔離結構，其中早於沈積一前金屬介電層之前由於基板製程所造成之一第一應力增加了該主動像素胞之一感光二極體之暗態漏電流與白胞數量；一電晶體，其中該電晶體控制該主動像素胞之操作；以及一應力層，沈積於該主動像素胞之複數個元件之上，其中該些元件包括該感光二極體、該淺溝槽隔離結構與該電晶體，其中該應力層具有一第二應力反抵於施加於該基板上之該第一應力，而其中該第二應力降低了起因於該第一應力之該暗態漏電流與該白胞數量。
依據另一實施例，本發明提供了一種主動像素胞，位於一基板之上，包括：一淺溝槽隔離結構；一感光二極體，鄰近該淺溝槽隔離結構，其中早於沈積一前金屬介電層之前由於基板製程所造成之一第一應力增加了該主動像素胞之一感光二極體之暗態漏電流與白胞數量；一N型金屬氧化物半導體電晶體，其中該N型金屬氧化物半導體電晶體控制該主動像素胞之操作；以及一應力層，沈積於該主動像素胞之複數個元件之上，其中該應力層為一前金屬介電層之一部，而其中該些元件包括該感光二極體、該淺溝槽隔離結構與該電晶體，而其中該感光二極體係設置於鄰近該淺溝槽隔離結構，而該應力層具有反抵於施加於該基板上之該第一應力之一第二應力，而其中該第二應力降低了起因於該第一應力所造成該暗態漏電流與該白胞數量並增加了該N型金屬氧化物半導體電晶體電晶體之載子遷移率。
依據一實施例，本發明提供了一種於基板上形成主動像素胞之方法，包括：於該基板上形成一淺溝槽隔離結構，其中於形成該淺溝槽隔離結構時於該基板上施加了一第一應力；採用拉曼光譜量測該第一應力，其中該第一應力表現出一拉曼峰值偏移數據；選擇具一第二應力之一膜層以作為一應力層，其中該第二應力係用於相抵形成該淺溝槽隔離結構時所產生之該第一應力；以及沈積具有該第二應力之該應力層於該基板上，其中該應力層覆蓋了形成於該基板上之該主動像素胞之複數個元件，而該些元件包括了鄰近於該淺溝槽隔離結構之一感光二極體與一電晶體，其中該應力層之沈積造成了該第二應力可施加於該基板上且該第二應力相抵於該第一應力，而其中具有該第二應力之該應力層的沈積降低了暗態漏電流與白胞數量。
依據又一實施例，本發明提供了一種於基板上形成主動像素胞之方法，包括：於該基板上形成一淺溝槽隔離結構，其中於形成該淺溝槽隔離結構時於該基板上施加了一第一應力，其中該第一應力係藉由一拉曼峰值偏移數據而量化；以及沈積具第二應力之一應力層於該基板上，其中該應力層覆蓋了形成於該基板上之該主動像素胞之複數個元件，而該些元件包括了鄰近於該淺溝槽隔離結構之一感光二極體與一電晶體，其中該應力層之沈積造成了該第二應力可施加於該基板上，且該第二應力相抵於該第一應力，而其中具有該第二應力之該應力層的沈積降低了暗態漏電流與白胞數量。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉一較佳實施例，並配合所附的圖式，作詳細說明如下：
第1圖顯示了依據本發明之多個實施例之一主動像素胞100之剖面圖。在此，主動像素胞100係為一互補型金氧半導體影像感測器(CMOS image sensor，下稱CIS)，其具有一感光二極體105、一電晶體101與數個隔離結構102。主動像素胞100之一部110的細節在此則未顯示。此部份110可包括一或一個以上之電晶體、擴散區與額外之隔離結構。主動像素胞100可為任何形態之像素胞，例如是五電晶體(5T)、四電晶體(4T)、三電晶體(3T)或一電晶體(1T)之像素胞。於主動像素胞100內如用於4T像素胞之四個電晶體之此些電晶體係用於控制主動像素胞100的操作。於部份實施例中，電晶體101係為N型金氧半導體電晶體(NMOS)，而感光二極體105係為一N型感光二極體，兩者皆形成於一P型磊晶層120上。P型磊晶層120係沈積於一矽基板150之上。於部份實施例中，感光二極體105包括了P型釘扎層(pinning layer)104。電晶體101包括了一閘介電層106、一閘極層107與多個間隔物108。閘介電層106、閘極層107與此些間隔物108可分別由一或多個膜層所形成。於部份實施例中，此些隔離結構102可為淺溝槽隔離(shallow trench isolation，STI)結構，其可包括一襯介電層(liner dielectric layer)109與一填隙介電層(gap-fill dielectric layer)111。
於部份實施例中，此些隔離結構102可早於感光二極體105與電晶體101形成之前先形成。於形成此些隔離結構102時，會於矽基板150內之矽材料內產生應力，且更精確地說是於磊晶層120之矽材料內產生應力。當此些隔離結構102為淺溝槽隔離結構時，其製作係與阻劑的圖案化、矽蝕刻與介電膜層的沈積等製程有關。
第2圖顯示了依據本發明之多個實施例中之用於製造一淺溝槽隔離結構之一製程流程200。製程流程200包括了一步驟201，其沈積了一保護介電材料於矽基板之上(或更精準地為位於矽基板上的磊晶層之上)，以於溝槽蝕刻時保護其表面。於步驟203中，於沈積保護介電層之後，圖案化基板以形成用於定義淺溝槽隔離結構之區域。此些圖案化的操作包括了沈積一阻劑層與微影技術，但並不限定於上述步驟。於部份實施例中，製程流程200包括了一選擇性之步驟202，其於步驟203施行之前沈積了一抗反射塗層(ARC)。於部份實施例中，可採用一氮氧化矽層作為此抗反射塗層。此抗反射塗層的沈積有助於如淺溝槽隔離結構102之淺溝槽隔離結構的微影。於淺溝槽隔離結構的圖案形成之後，於步驟205中接著於圖案化之後蝕刻經移除保護介電層而露出之基板，接著於步驟206中進行蝕刻以形成一矽溝槽(淺溝槽)並作為隔離溝槽。於採用抗反射塗層時，於步驟205中於矽溝槽蝕刻之前亦包括了抗反射塗層的移除。接著步驟206，於步驟207中自基板上移除剩餘之光阻(或蝕刻後光阻)與剩餘之保護介電層。當使用抗反射塗層時，步驟207中包括了抗反射塗層的移除。
於步驟207之後，於步驟208中可形成一襯介電層以襯覆此淺隔離溝槽。此襯介電層可為二氧化矽層，其可藉由於如900-1100℃之一高溫下使用一含氧製程氣體而成長形成。於部份實施例中，襯介電層之厚度約介於約25-250埃。上述高製程溫度與襯介電層的成長有助於修復矽蝕刻(或淺溝槽蝕刻)過程中的毀損情形。於部份實施例中，於如第1圖中所示之襯介電層109之襯層成長之後，基板接受了一鈍氣環境中之如900-1100℃之一高溫下的成長後回火(亦於步驟208中)。如此之高溫回火係用於防止(或降低或修復)矽結晶缺陷(silicon crystal defects)。於氧化成長與成長後回火之後，於步驟210中沈積如第1圖中所示之填隙介電層111之填隙介電層，以填入於淺溝槽隔離物中。於部份實施例中，係採用如高密度電漿製程之一電漿製程以沈積一氧化物層。
於步驟210後，於步驟211中移除高於淺溝槽隔離結構之包括填隙膜層與襯層的介電層的部分。於部份實施例中，過量的介電層經過如化學機械研磨程序的移除，於淺溝槽隔離結構形成之後，可施行額外之製程程序以形成電晶體與感光二極體。舉例來說，此些額外製程可包括膜層沈積、阻劑之圖案化、離子佈值、蝕刻等製程。
於形成淺溝槽隔離物時，矽基板(或較精確地為磊晶層)接受了不同之製程步驟，此些製程步驟於矽基板內造成了毀損與應力。舉例來說，淺溝槽隔離物蝕刻(或矽溝槽蝕刻)自基板內移除了矽而導致了基板的毀損。基於晶格不匹配(lattice mismatch)情形，氧化襯層的成長、成長後回火與沈積填隙氧化物以填滿淺溝槽隔離物則於矽基板上產生應力。第3A圖顯示了依據本發明之多個實施例之於淺溝槽隔離物製作時之數個階段中採用顯微拉曼光譜(Micro-Raman spectroscopy)所得到之基板的峰值偏移(peak shifts)情形。此些數據顯示了於早於形成淺溝槽隔離之製程施行時，拉曼峰值偏移約為520.7cm-1 (資料點301，為矽基準)。於第3A圖中，於資料點302之操作之後，可於基板上操作之後得到資料點303。同樣地，資料點304的操作係於資料點303之後。用於形成淺溝槽隔離物之基板製程操作情形，如第2圖所示之製程步驟，將產生了增加的拉曼偏移情形(cm-1 )，其顯示了施加於基板處之一壓縮應力(compressive stress)。
如前所述，第3A圖內之資料點301係於STI形成之前所得到。隨著製程的進行，施加於基板壓縮應力便增加了。第3B圖顯示了依據本發明之多個實施例之拉曼峰值偏移與暗態漏電流間的關連性。隨著拉曼峰值偏移的增加，增加了施加於基板上之壓縮應力並導致了暗態漏電流的增加，如曲線311所示。曲線311僅作為解說之用，拉曼峰值偏移與暗態漏電流間之關係可為線性(linear)或非線性(non-linear)。上述曲線之形狀亦可能為其他形狀，只要曲線顯示了拉曼峰值偏移的增加代表了暗態漏電流的增加。
如前所述，越高的拉曼峰值偏移顯示了越高的壓縮應力。第3C圖所示，於部份實施例中，對於淺溝槽隔離結構的應力模擬討論顯示了可能於淺溝槽隔離結構的下部邊角(邊角322處)產生較高應力。第1圖顯示了淺溝槽隔離結構102之高應力邊角(邊角322)非常接近於感光二極體105。淺溝槽隔離結構所產生的壓縮應力直接影響了鄰近之感光二極體並導致了暗態漏電流的增加。於感光二極體內之高的暗態漏電流將使得發光二極體無法操作且變成”白(像素)胞(white“pixel”cell)”(或稱為故障胞”non-functional cell”)。
第4圖顯示了依據本發明之多個實施例之沈積於主動像素胞100之數個元件上之一應力層401。主動像素胞100包括了設置於淺溝槽隔離結構102與N型金氧半導體電晶體(NMOS)101間之一感光二極體105，其相似於如第1圖所示情形。於部份實施例中，如淺溝槽隔離結構102之淺溝槽隔離結構的形成於基板上施加了壓縮應力403。沈積於主動像素胞100上之應力層401具有一拉伸應力(tensile stress)402，以相抵於由淺溝槽隔離結構102所施加之壓縮應力403，因而可降低了於感光二極體105內之暗態漏電流的發生(或程度)。於部份實施例中，應力層401之拉伸應力402可正比於由淺溝槽隔離結構102施加於基板150之壓縮應力403。當壓縮應力403越高時，則需要更高之拉伸應力402以相抵上述之壓縮應力並降低暗態漏電流。
此外，由應力層401所施加於NMOS電晶體101之拉伸應力增加了電晶體之載子遷移率(carrier mobility)。其結果為，沈積應力層401具有用於改善NMOS電晶體之載子遷移率之一額外效益，其可使得NMOS電晶體更快並改善影像延遲問題。應力層401可為如氮化矽、氮氧化矽、氧化矽等任何材質之介電膜層，且可為一前金屬介電(pre-metal dielectric，PMD)層之一部。可於應力層之上沈積額外之介電層，以完成了前金屬介電層的製作。
表一顯示了如第4圖所示般於主動像素胞之上沈積具1GPa應力之氮化物膜層後，白胞數量(white cell counts)與暗態漏電流(dark current)的降低及NMOS電晶體之N載子遷移率的增加。下述資料顯示了於元件上沈積1GPa氮化物膜層後，暗態漏電流與白胞數量皆可降低約7%。
表一：於主動像素胞之感光二極體與電晶體上沈積一拉伸薄膜之白胞數量與暗態漏電流的降低。
於沈積一拉伸薄膜之後，可降低白胞數量與暗態漏電流。第5A圖為一曲線圖，顯示了依據多個實施例之暗態漏電流及白胞數量與沈積於主動像素胞上一應力層之拉伸膜層應力間之相關性。曲線501顯示了隨著拉伸薄膜應力的增加，暗態漏電流的減少，而曲線502顯示了隨著拉伸薄膜應力的增加，白胞數量的減少。曲線501與502僅為用於解說增加拉伸膜層應力有助於降低暗態漏電流與白胞數量之範例。上述曲線之亦可能具有其他形狀。值得注意的是，拉伸薄膜應力並非無限制增加一極高程度，高膜層應力將造成了膜層及/或基板的破裂(cracking)。
如前所述，可採用不同製程以形成主動像素胞之多個元件，而可使用不同製程及/或不同之製程順序以於基板之上形成淺溝槽隔離結構、感光二極體、與電晶體。如前所述，可於淺溝槽隔離物形成之後使用拉曼光譜量測施加於基板之壓縮應力。當拉曼峰值偏移的越大，壓縮應力越大。
第5B圖為一曲線圖，顯示了依據本發明之多個實施例中膜層應力與拉曼峰值偏移間之關係。曲線511顯示了施加於基板上之壓縮應力以量測基板上拉曼峰值偏移之一關係。為了相抵較高之壓縮應力，需要沈積具有較高應力拉伸膜層(tensile film)。曲線512顯示了沈積於主動像素胞之元件上作為一應力層之拉伸膜層應力以相抵於施加於基板上之壓縮應力之一關係。藉由沈積具有相抵於施加於基板上之應力之一應力層，可減低暗態漏電流與白胞數量。於前述例子中，於形成應力層之前施加於基板之應力為壓縮應力，接著沈積相抵之一拉伸應力。當施加於基板之應力為拉伸應力時，拉伸應力亦可增加暗態漏電流與白胞數量。於如此情形下，便需要沈積具有相抵之一壓縮應力應力層以降低拉伸應力所造成之暗態漏電流與白胞數量的增加等之負面效應。如第5B圖內所示之曲線511與512僅為範例。亦可採用其他形態之曲線以顯示所施行之高應力(於基板上壓縮應力及拉伸膜層之拉伸應力)及較高拉曼峰值偏移。
可建立(或描述)形成主動像素胞(用於CIS裝置)之基板製程之曲線511與512，以決定所需要相抵於施加於基板上之壓縮應力之一拉伸應力膜層(一介電層)。除了淺溝槽隔離結構的形成，如閘介電層沈積等其他基板製程操作亦可於基板上形成應力。於多個實施例中，於拉伸膜層沈積之前，可使用拉曼光譜儀量測基板以判定由基板製程所造成之壓縮應力程度。基於拉曼峰值偏移的量測與所建立之關係曲線，如曲線511與512所示，可決定相抵於量測得到壓縮應力之拉伸膜層應力。基於相同之拉伸應力，可經過選擇並使用特殊之膜層沈積配方以產生相同之拉伸膜層應力以用應力層的於沈積，如第4圖內所示之應力層401。
第6A圖顯示了依據本發明之多個實施例之於形成有感光二極體元件之基板上沈積一應力層以降低上述元件之暗態漏電流與白胞數量之一製程流程600。於部份實施例中，感光二極體為CIS裝置之主動像素胞內之一部。製造流程600起使於步驟601，其加工一基板並於基板上形成淺溝槽隔離結構。於部份實施例中，關於形成淺溝槽隔離結構製程操作如第2圖所示之情形。於步驟601之後，於步驟602中採用拉曼光譜儀量測基板上之峰值偏移。於部份實施例中，上述量測於淺溝槽隔離結構形成之後馬上進行。於部份實施例中，上述量測係於主動像素胞內之元件形成後與沈積前金屬介電層之前施行。當上述量測係於主動像素胞內元件形成後與沈積前金屬介電層之前進行時，步驟601中於形成淺溝槽隔離結構之後將進行額外之製程。此些額外製程可包括如平坦化、沈積、阻劑圖案化、蝕刻、離子佈值、回火等製程，但並不以上述製程而加以限定。如此之額外製程操作可用於形成多個元件並可步驟601或602中施行。
於部份實施例中，此些主動像素胞之一包括了一感光二極體、一電晶體與一隔離結構。於感光二極體、電晶體與隔離結構等元件形成之後使用拉曼光譜量測基板之峰值偏移(cm-1 )。於部份實施例中，拉曼光譜對於每一資料點的掃瞄寬度(scan width)約為1微米。於部份實施例中，掃瞄位於基板上之五個區域，而每一區域中掃瞄40點(總寬度為40微米)以增加其蒐集資料的準確性。第6B圖顯示了位於基板上之區域631、632、633、634、635等5個區域(位置)之示意圖，於此些區域可藉由拉曼光譜而得到峰值偏移資料。相較於淺溝槽隔離結構形成後馬上量測峰值偏移，於主動像素胞元件形成之後及前金屬介電層形成之前量測拉曼峰值偏移具有可於基板上量測整體(或累積的)應力衝擊(包括應力貢獻於其他STI形成)的優點。如前所述，拉曼峰值偏移係關於施加於基板之應力。此外，起因於基板製程而施加於基板之膜層應力可為壓縮應力或拉伸應力。
於拉曼峰值偏移資料收集之後，於步驟603中可參照拉曼峰值偏移數據而選擇應力層之膜層應力。可形成或檢索具有所選膜層應力之上述應力層之配方。如先前第5B圖所述，用於相抵由如STI形成及/或其他製程等先前製程所施加於基板之應力之應力層之膜層應力係有關於拉曼峰值偏移。當施加於基板之應力為壓縮應力時，如第4圖內之應力層401之膜層應力可為拉伸的。另一方面，當施加於基板上之應力為拉伸應力時，接著應力層之膜層應力可為壓縮應力。應力層的角色係提供相抵於施加於基板上應力一應力。當施加於基板之壓縮應力越高時，便需要來自於應力層之更高拉伸應力以相抵於應力的效應，以降低暗態漏電流與白胞數量。再者，如前所述，當應力層具有拉伸應力而所使用控制位於主動像素胞內元件之電晶體為NMOS電晶體時，可具有增加的載子遷移率與降低之電晶體時間延遲等額外效益。
於膜層應力經選擇且選定了配方後，無論製程發展或篩選，於步驟605中於基板上沈積具有所選膜層應力之一應力層。於部份實施例中，應力層之厚度約為50-1000埃。於部份實施例中，應力層之應力為介於約0.1-2 GPa之拉伸應力。於其他實施例中，應力層之應力為介於約0.5-1.5GPa之拉伸應力。於部份實施例中，應力層係由氮化矽所形成。於其他實施例中，應力層係由位於一氧化矽層上之氮化矽層所形成。氮化物之應力層可具有高拉伸應力。氧化物層可作為介於基板與氮化物應力層間之一應力緩衝層，以保護氮化物層及/或基板免於起因於拉伸應力所造成之脫落(peeling)情形。
第6C圖顯示了由兩個次膜層411與412所製成之應力層401。於部份實施例中，膜層411為一氧化物層，而膜層412為一氮化矽層。膜層411之厚度約介於50-300埃，而膜層412之厚度約介於50-1000埃。於另一實施例中，應力層係由氮氧化矽所製成，或由氮氧化矽與氧化矽之結合所製成。
於步驟605後，於步驟606中對基板施行額外之製程以形成用於CIS之內連物。上述額外製程可用於形成用於主動像素胞之內連物。額外製程操作可包括如於完成前金屬介電層後沈積另一介電層、平坦化、圖案化、蝕刻、金屬沈積、介電沈積等以完成內連物與保護層的形成，但並不以上述製程而加以限制。如前所述，所沈積之應力層於基板上之元件區形成之後可相抵於施加於基板之應力並降低暗態黑電流與白胞之出現(或程度)。
於步驟602中之基板的拉曼峰值偏移量測以及於步驟603中選擇應力層之膜層應力於各基板加工之前並不需要施行。上述兩個步驟並不需要施行之原因在於，於瞭解施加於基板上之應力後便可知道所應用之應力層的配方。之後，基板可採用所選擇之配方而形成。因此，於大多數基板製程中，步驟602與603為選擇性步驟。於部份實施例中，第6A圖內之步驟602與603對於整個製程流程為必要的，當應力層之沈積之前製程順序或配方於應力層沈積之前無可修改的，或者是於系統之維修之後可能顯著地於基板上施加應力。
第6D圖顯示了依據本發明之多個實施例之於具有感光二極體裝置之一基板上沈積一應力層以降低於上述裝置中暗態漏電流與白胞數量之一製程流程630。於部份實施例中，感光二極體為CIS內之主動像素胞。製程流程630起使於步驟641，其相似於步驟601，為形成淺溝槽隔離結構。接著，於步驟644中，形成CIS裝置。步驟644可包括平坦化、沈積、阻劑圖案化、蝕刻、離子佈值、回火等步驟，但並不以上述步驟而加以限制。於步驟644中，製造流程接著進行步驟645，其相似於前述之步驟605。接著進行步驟646，其相似於第6A圖中之步驟606。
前述之主動像素胞之元件可用於前側照光(front-side illumination)或後側照光(back-side illumination)之應用。此外，前述之電晶體可為任何形態之電晶體，而並非以具有多晶矽或非晶矽之閘極層的電晶體而加以限制。
如前所述之CIS結構及其製造方法可降低主動像素胞之暗態漏電流與白胞數量。形成主動像素胞之製程導致了基板上之應力，其導致了於主動像素胞內之暗態漏電流與白胞數量的增加。藉由沈積作為前金屬介電層之一部之一應力層，其具有可相抵於前述產生應力之一應力，以降低暗態漏電流與白胞數量。當主動像素胞之電晶體為NMOS時，其可藉由一拉伸應力層而增加載子遷移率。於沈積應力層之前，可使用拉曼光譜以量測施加於基板上之應力。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100．．．主動像素胞
101．．．電晶體
102．．．隔離結構
104．．．P型釘扎層
105．．．感光二極體
106．．．閘介電層
107．．．閘極層
108．．．間隔物
109．．．間隔物
110．．．主動像素胞之一部
111．．．間隔物
120．．．P型磊晶層
150．．．矽基板
200、600、630．．．製程流程
201、202、203、205、206、207、208、210、211．．．步驟
301、302、303、304．．．資料點
311．．．曲線
322．．．邊角
401．．．應力層
402．．．拉伸應力
403．．．壓縮應力
411、412．．．次膜層
501、502．．．曲線
511、512．．．曲線
601、602、603、605、606‧‧‧步驟
631、632、633、634、635‧‧‧區域
641、644、645、646‧‧‧步驟
第1圖為一剖面圖，顯示了依據本發明之多個實施例之一主動像素胞；
第2圖為一製程流程圖，顯示了依據本發明之多個實施例之形成淺溝槽隔離結構之方法；
第3A圖顯示了依據本發明之多個實施例之採用顯微拉曼光譜(Micro-Raman spectroscopy)量測於一基板上之淺溝槽隔離產物之多個不同製作階段中之峰值偏移情形；
第3B圖顯示了於依據本發明之多個實施例中之拉曼峰值偏移與暗態漏電流間之相關性；
第3C圖顯示了於依據本發明之多個實施例中產生於淺溝槽隔離物之下部邊角(邊角322)處之高應力情形；
第4圖顯示了依據本發明之多個實施例之沈積於主動像素胞之元件上之一應力層；
第5A圖為一曲線圖，顯示了依據本發明之多個實施例之暗態漏電流及白胞數量與沈積於主動像素胞上一應力層之拉伸膜層應力間之相關性；
第5B圖為一曲線圖，顯示了依據本發明之多個實施例中膜層應力與拉曼峰值偏移間之關係；
第6A圖為一製程流程圖，顯示了依照本發明之多個實施例中沈積一應力層於具有感光二極體元件之一基板上以降低上述元件之暗態漏電流與白胞數量之一方法；
第6B圖為一示意圖，顯示了依據本發明之多個實施例之位於基板上之五個區域，於此些區域處使用拉曼光譜已得到相關之峰值偏移數據；
第6C圖顯示了依據本發明之多個實施例之由兩個次膜層所形成之一應力層；
第6D圖為一製程流程圖，顯示了顯示了依照本發明之多個實施例中沈積一應力層於具有感光二極體元件之一基板上以降低上述元件之暗態漏電流與白胞數量之一方法。
100．．．主動像素胞
102．．．隔離結構
105．．．感光二極體
120．．．P型磊晶層
150．．．矽基板
401．．．應力層
402．．．拉伸應力
403．．．壓縮應力

Claims (10)

  1. 一種主動像素胞，位於一基板之上，包括：一淺溝槽隔離結構，該淺溝槽隔離結構施加一第一應力於該基板上；一感光二極體，鄰近該淺溝槽隔離結構，其中該第一應力增加了該主動像素胞之一感光二極體之暗態漏電流與白胞數量；一電晶體，其中該電晶體控制該主動像素胞之操作；以及一應力層，沈積於該主動像素胞之複數個元件之上，其中該些元件包括該感光二極體、該淺溝槽隔離結構與該電晶體，其中該應力層於相反於該第一應力之一方向上施加一第二應力於該基板上，而其中該第二應力降低了起因於該第一應力之該暗態漏電流與該白胞數量。
  2. 如申請專利範圍第1項所述之主動像素胞，其中該淺溝槽隔離結構包括一襯介電層與一填隙介電層，而其中該襯介電層與該填隙介電層係沈積於藉由蝕刻所形成之一淺溝槽內。
  3. 如申請專利範圍第1項所述之主動像素胞，其中該應力層係擇自由一氮化物層、一氮氧化物層、一氧化物層與一氮化物層所組成之一複合層以及一氧化物層與一氮氧化物層所組成之一複合層所組成之族群，而其中該應力層係為該前金屬介電層之一部。
  4. 如申請專利範圍第1項所述之主動像素胞，其中 該第一應力為一壓縮應力，而該第二應力為一拉伸應力，而該電晶體為一N型金氧半導體電晶體，且該N型金氧半導體電晶體的載子遷移率可因該應力層之該拉伸應力而增加。
  5. 一種主動像素胞，位於一基板之上，包括：一淺溝槽隔離結構，該淺溝槽隔離結構施加一第一應力於該基板上；一感光二極體，鄰近該淺溝槽隔離結構，其中該第一應力增加了該主動像素胞之一感光二極體之暗態漏電流與白胞數量；一N型金屬氧化物半導體電晶體，其中該N型金屬氧化物半導體電晶體控制該主動像素胞之操作；以及一應力層，沈積於該主動像素胞之複數個元件之上，其中該應力層為一前金屬介電層之一部，而其中該些元件包括該感光二極體、該淺溝槽隔離結構與該電晶體，而其中該感光二極體係設置於鄰近該淺溝槽隔離結構，而該應力層於相反於該第一應力之一方向上施加一第二應力於該基板上，而其中該第二應力降低了起因於該第一應力所造成該暗態漏電流與該白胞數量。
  6. 一種於基板上形成主動像素胞之方法，包括：於該基板上形成一淺溝槽隔離結構，其中於形成該淺溝槽隔離結構時於該基板上施加了一第一應力；採用拉曼光譜量測該第一應力，其中該第一應力表現出一拉曼峰值偏移數據；選擇具一第二應力之一膜層以作為一應力層，其中 該第二應力係用於相抵形成該淺溝槽隔離結構時所產生之該第一應力；以及沈積具有該第二應力之該應力層於該基板上，其中該應力層覆蓋了形成於該基板上之該主動像素胞之複數個元件，而該些元件包括了鄰近於該淺溝槽隔離結構之一感光二極體與一電晶體，其中該應力層之沈積造成了該第二應力可施加於該基板上且該第二應力相抵於該第一應力，而其中具有該第二應力之該應力層的沈積降低了暗態漏電流與白胞數量。
  7. 如申請專利範圍第6項所述之於基板上形成主動像素胞之方法，其中於形成該淺溝槽隔離結構之後隨即收集該拉曼峰值偏移數據，而該拉曼峰值偏移數據係於該基板上形成該主動像素胞之複數個元件後以及於一前金屬介電層沈積之前收集得到。
  8. 如申請專利範圍第6項所述之於基板上形成主動像素胞之方法，其中該第一應力為壓縮應力而該第二應力為拉伸應力，而該主動像素胞之該電晶體為一N型金氧半導體電晶體，其中該拉伸應力之第二應力增加了該N型金氧半導體電晶體之載子遷移率。
  9. 如申請專利範圍第6項所述之於基板上形成主動像素胞之方法，其中該應力層為沈積於該主動像素胞之複數個元件上之一前金屬介電層之一部，該應力層係擇自由一氮化物層、一氮氧化物層、一氧化物層與一氮化物層所組成之一複合層與一氧化物層與一氮氧化物層所組成之一複合層所組成之族群，以及該第二應力係介於 約0.5-1.5GPa。
  10. 一種於基板上形成主動像素胞之方法，包括：於該基板上形成一淺溝槽隔離結構，其中於形成該淺溝槽隔離結構時於該基板上施加了一第一應力，其中該第一應力係藉由一拉曼峰值偏移數據而量化；以及沈積具第二應力之一應力層於該基板上，其中該應力層覆蓋了形成於該基板上之該主動像素胞之複數個元件，而該些元件包括了鄰近於該淺溝槽隔離結構之一感光二極體與一電晶體，其中該應力層之沈積造成了該第二應力可施加於該基板上，且該第二應力相抵於該第一應力，而其中具有該第二應力之該應力層的沈積降低了暗態漏電流與白胞數量。
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