TWI430372B - 半導體裝置以及其製造方法 - Google Patents

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Description

半導體裝置以及其製造方法
本發明是關於半導體裝置及其製造方法，且更明確地說，是關於包括雙應力薄膜(dual stress film)之半導體裝置及其製造方法。
歸因於金氧半導體場效電晶體(metal oxide semiconductor field effect transistor,MOSFET)之高整合度以及高速度，已研究出各種製程以形成不會產生誤差且具有改良效能之電晶體。明確地說，正在研究許多製程以增加電子或電洞之遷移率(mobility)，從而製造高效能電晶體。
可執行施加物理應力(physical stress)至通道區域(channel area)以改變通道區域之能帶(energy band)結構之製程以增加電子或電洞之遷移率。舉例而言，當施加拉伸應力(tensile stress)至通道時，n型通道金氧半導體(n－channel metal oxide semiconductor,NMOS)電晶體具有改良之效能，且當施加壓縮應力(compressive stress)至通道時，p型通道金氧半導體(p－channel metal oxide semiconductor,PMOS)電晶體具有改良之效能。因此，正在研究雙應力薄膜結構，其中於NMOS電晶體上形成拉伸應力薄膜且於PMOS電晶體上形成壓縮應力薄膜以改良NMOS電晶體以及PMOS電晶體之效能。
然而，當應用雙應力薄膜時，拉伸應力薄膜與壓縮應力薄膜部分地重疊的區域可能會根據裝置之特性或微影範圍(photolithography margin)而形成於NMOS電晶體與PMOS電晶體之界面處。應力薄膜之重疊區域可比層疊單一應力薄膜的區域厚。因此，當使用蝕刻製程穿過單一應力薄膜以及重疊區域形成接觸孔時，可首先穿過單一應力薄膜形成接觸孔，且在穿過重疊區域形成接觸孔之前，事先形成的接觸孔之下部結構可能受到損傷。因此，可能會降低半導體裝置之接觸特性以及可靠性。
本發明之較佳實施例提供一種包括雙應力薄膜且具有改良之接觸特性的半導體裝置。
本發明之較佳實施例提供一種製造包括雙應力薄膜且具有改良之接觸特性的半導體裝置之方法。
根據本發明之較佳實施例，提供一種半導體裝置。所述半導體裝置包括半導體基板，所述半導體基板包括具有第一閘極及第一源極/汲極區域之第一電晶體區域、具有第二閘極及第二源極/汲極區域之第二電晶體區域，以及位於第一電晶體區域與第二電晶體區域之界面處且具有第三閘極之界面區域。所述半導體裝置更包括：第一應力薄膜，所述第一應力薄膜覆蓋第一電晶體區域之第一閘極及第一源極/汲極區域以及界面區域之第三閘極之至少一部分；第二應力薄膜，所述第二應力薄膜覆蓋第二電晶體區域之第二閘極及第二源極/汲極區域且與位在界面區域之第三閘極上的第一應力薄膜至少重疊一部分；層間絕緣薄膜，所述層間絕緣薄膜形成於第一應力薄膜以及第二應力薄膜上；多個第一接觸孔，所述多個第一接觸孔穿過層間絕緣薄膜以及第一應力薄膜而形成於第一電晶體區域中以暴露第一閘極以及第一源極/汲極區域；多個第二接觸孔，所述多個第二接觸孔穿過層間絕緣薄膜以及第二應力薄膜而形成於第二電晶體區域中以暴露第二閘極以及第二源極/汲極區域；以及第三接觸孔，其穿過層間絕緣薄膜、第二應力薄膜以及第一應力薄膜而形成於界面區域中以暴露第三閘極。形成有第三接觸孔的第三閘極之上部面之凹陷部分之深度等於或大於形成有第一接觸孔的第一閘極之上部面之凹陷部分之深度。
根據本發明之一較佳實施例，提供一種製造半導體裝置之方法。所述方法包括：形成第一應力薄膜，所述第一應力薄膜覆蓋半導體基板之第一電晶體區域之第一閘極以及第一源極/汲極區域以及在第一電晶體區域與第二電晶體區域之間的界面區域之第三閘極之至少一部分；形成第二應力薄膜，所述第二應力薄膜覆蓋半導體基板之第二電晶體區域之第二閘極以及第二源極/汲極區域且與位於界面區域之第三閘極上的第一應力薄膜至少重疊一部分；在半導體基板上形成層間絕緣薄膜；以及圖案化所述層間絕緣薄膜以形成多個初步接觸孔(preliminary contact hole)，經由所述多個初步接觸孔而暴露第一閘極以及第一源極/汲極區域上之第一應力薄膜以及第二閘極以及第三閘極以及第二源極/汲極區域上之第二應力薄膜。所述方法更包括：使用填充材料(filling material)填充所述多個初步接觸孔；移除所述填充材料以暴露界面區域中之第二應力薄膜，而所述填充材料保留在第一電晶體區域以及第二電晶體區域之初步接觸孔中；移除界面區域之暴露的第二應力薄膜；移除剩餘填充材料以暴露第一電晶體區域之第一應力薄膜以及第二電晶體區域之第二應力薄膜；以及移除暴露的第一應力薄膜以及第二應力薄膜以形成多個接觸孔，經由所述多個接觸孔而暴露第一閘極、第二閘極以及第三閘極以及第一源極/汲極區域以及第二源極/汲極區域。
然而，可以許多不同形式實施本發明且不應將本發明理解為限於本文中所陳述之實施例。
因此，在本發明之實施例中，當併入本文中的已知製程、結構以及技術之詳細描述會使本發明之標的物不清楚時，將省略此描述。
本文中所使用之術語僅用於描述特定實施例之目的且不欲限制本發明。如本文中所使用，單數形式亦意欲包括複數形式，除非上下文明確另外指示。更應瞭解，術語“包含”在用於本說明書中時規定所述之元件、步驟、操作及/或組件之存在，但不排除一或多個其他元件、步驟、操作及/或組件之存在或添加。另外，術語“及/或”包括相關聯之列出項中之一或多者的任何以及全部組合。此外，類似數字始終指示類似元件。
將參看展示了本發明之較佳實施例的橫截面圖及/或示意圖來描述本發明。因此，可根據製造技術及/或裕度(allowance)而修改示範圖之輪廓。亦即，本發明之實施例不欲限制本發明之範疇，而是意欲涵蓋由於製造製程的變化而可能導致的所有變化及修改。為了便於描述，可略微放大或縮小本發明之圖式中之組成元件。
在下文中，將參看附圖描述根據本發明之實施例的半導體裝置。
圖1為根據本發明之第一實施例的半導體裝置之剖視圖。參看圖1，半導體裝置包括形成於半導體基板上之多個電晶體。半導體基板100可被分為至少三個區域，例如，NMOS電晶體區域(I)、PMOS電晶體區域(II)以及界面區域(III)。
半導體基板100可由例如矽(Si)、鍺(Ge)、矽鍺(SiGe)、磷化鎵(GaP)、砷化鎵(GaAs)、碳化矽(SiC)、碳化矽鍺(SiGeC)、砷化銦(InAs)、磷化銦(InP)或以上各物之混合物製成。此外，半導體基板100可為積層基板(laminated substrate)，至少為兩層的層疊，其兩層包括由上述物質所形成之半導體物質層以及絕緣層。半導體基板之實例可包括絕緣體上矽(SOI，Silicon On Insulator)基板。界定出主動區(active area)之隔離薄膜111形成於半導體基板100中。此外，P型井(P－type well)可形成於NMOS電晶體區域(I)之半導體基板100中，且N型井(N－type well)可形成於PMOS電晶體區域(II)之半導體基板100中。
形成於NMOS電晶體區域(I)中之NMOS電晶體以及形成於PMOS電晶體區域(II)中之PMOS電晶體包括形成於半導體基板100上之閘極125a以及125b，使得閘絕緣薄膜123***於閘極與半導體基板之間，源極/汲極區域121a以及121b形成於半導體基板100中，使得所述源極/汲極區域彼此面對，而閘極125a以及125b位於源極/汲極區域與通道區域之間，所述通道區域位於彼此面對的源極/汲極區域121a與121b之間且與閘極125a以及125b之下部分重疊。
閘極125a以及125b可為由例如多晶矽薄膜、金屬薄膜或金屬金屬矽化物薄膜或以上薄膜之積層薄膜形成的單一薄膜。舉例而言，在多晶矽薄膜中，N型雜質被摻雜至NMOS晶體區域(I)中，且P型雜質被摻雜至PMOS電晶體區域(II)中。然而，多晶矽薄膜不限於上述結構。摻雜至多晶矽薄膜之區域中的雜質之導電類型可與上述結構相反，或所述區域可具有同一導電類型。構成金屬薄膜或金屬矽化物薄膜之金屬組份之實例可包括鎢(W)、鈷(Co)、鎳(Ni)、鈦(Ti)以及鉭(Ta)。然而，在下文中，將僅描述包括多晶矽薄膜以及形成於多晶矽薄膜上之金屬矽化物薄膜127a以及127b之閘極125a以及125b。
閘絕緣薄膜123是***於半導體基板100與閘極125a以及125b之間。閘絕緣薄膜123可由例如氧化矽薄膜形成。然而，構成閘絕緣薄膜之薄膜不限於氧化矽薄膜，而是在必要時可使用另一高介電常數絕緣薄膜或低介電常數絕緣薄膜。
間隙壁129形成於閘極125a以及125b以及閘絕緣薄膜123之壁上。間隙壁由例如氮化矽薄膜形成。
源極/汲極區域121a以及121b包括與間隙壁129重疊之輕微摻雜汲極(LDD，light doped drain)區域以及不與間隙壁129重疊之高濃度摻雜區域。在NMOS電晶體區域(I)中，N型雜質是以低濃度摻雜至LDD區域中，且N型雜質是以高濃度摻雜至高濃度摻雜區域中。在PMOS電晶體區域(II)中，P型雜質是低濃度摻雜至LDD區域中，且P型雜質是以高濃度摻雜至高濃度摻雜區域中。在本發明之修改實施例中，可以是雙擴散汲極(DDD，double doped drain)區域而不是LDD區域。
源極/汲極區域121a以及121b可在其上部分上包括金屬矽化物薄膜127a以及127b，所述金屬矽化物薄膜127a以及127b與形成於閘極125a以及125b之上部分上的金屬矽化物薄膜相同或類似。在本說明書中，為便於描述，將金屬矽化物薄膜127a與127b分開。亦即，若源極/汲極區域121a以及121b中所包括之金屬矽化物薄膜127a以及127b以及閘極125a以及125b中所包括之金屬矽化物薄膜127a以及127b位於同一區域中，則以相同參考數字指示所述金屬矽化物薄膜。然而，構成薄膜之物質可以彼此不同。
同時，閘極125c以及間隙壁129形成於界面區域(III)中，所述閘極125c以及間隙壁129具有與NMOS電晶體區域(I)以及PMOS電晶體區域(II)之結構實質上相同之結構。因此，界面區域(III)之閘極125c之上部分可包括金屬矽化物薄膜127c。界面區域(III)之閘極125c可形成於隔離薄膜111上。在此狀況下，如圖1中所示，閘絕緣薄膜123可被省略。同時，在本實施例中，界面區域(III)之閘極125c可形成於主動區上。在此狀況下，閘極125c可構成NMOS電晶體或PMOS電晶體之一部分。
第一應力薄膜131及/或第二應力薄膜135形成於NMOS電晶體區域(I)之閘極125a、PMOS電晶體區域(II)之閘極125b以及界面區域(III)之閘極125c上。
舉例而言，具有拉伸應力之第一應力薄膜131形成於NMOS電晶體區域(I)中，且具有壓縮應力之第二應力薄膜135形成於PMOS電晶體區域(II)中。第一應力薄膜131以及第二應力薄膜135可由例如氮化矽(silicon nitride,SiN)、氮氧化矽(silicon oxynitride,SiON)、矽氮化硼(silicon boron nitride,SiBN)、碳化矽(silicon carbide,SiC)、氫化碳化矽(hydrogenated silicon carbide,SiC：H)、氫化碳氧化矽(hydrogenated silicon oxycarbide,SiCOH)、矽氮化碳(silicon carbon nitride,SiCN)、二氧化矽(silicon dioxide,SiO2 )或以上各物之組合形成，且每一薄膜具有在約1至約1000埃()的範圍內之厚度。較佳地，第一應力薄膜131以及第二應力薄膜135的厚度可以實質上彼此相同。
第一應力薄膜131以及第二應力薄膜135之應力可視構成所述薄膜之物質的組合比率或物質之形成條件而定受到控制。舉例而言，第一應力薄膜131可具有約0.01至約5 GPa的拉伸應力，且第二應力薄膜135可具有約－0.01至約－5 GPa的壓縮應力。
第一應力薄膜131以及第二應力薄膜135施加應力至通道區域以便增加載子之遷移率。亦即，第一應力薄膜131覆蓋NMOS電晶體之閘極125a以及源極/汲極區域121a以施加拉伸應力至通道區域，從而增加電子載子(electron carrier)之遷移率。第二應力薄膜135覆蓋PMOS電晶體之閘極125b以及源極/汲極區域121b以施加壓縮應力至通道區域，從而增加電洞載子(hole carrier)之遷移率。
同時，第一應力薄膜131與第二應力薄膜135在界面區域(III)中彼此相接。根據製程範圍(process margin)，當接觸孔147c形成於位於第一應力薄膜與第二應力薄膜之間的閘極125c上時，第一應力薄膜131與第二應力薄膜135部分重疊的區域可包括於界面區域中。圖1說明：第一應力薄膜131在重疊區域中位於第二應力薄膜135之下。在下文中，將對在重疊區域中位於第二應力薄膜135之下的第一應力薄膜131予以描述。然而，上述之層疊次序是可以改變的。
層間絕緣薄膜140形成於第一應力薄膜131以及第二應力薄膜135上。亦即，形成層間絕緣薄膜140，使得所述層間絕緣薄膜不被分為NMOS電晶體區域(I)、PMOS電晶體區域(II)以及界面區域(III)。層間絕緣薄膜140可由例如四乙基正矽酸鹽(TEOS，tetra ethyl ortho silicate)、臭氧－四乙基正矽酸鹽(O3 －TEOS)、未摻雜矽玻璃(USG，undoped silicate glass)、磷矽玻璃(PSG，phosphosilicate glass)、硼矽玻璃(BSG，borosilicate glass)、硼磷矽玻璃(BPSG，borophosphosilicate glass)、氟化矽玻璃(FSG，fluoride silicate glass)、旋塗玻璃(SOG，spin on glass)、TOSZ(tonen silazene)或以上各物之組合形成。
接觸孔147a、147b以及147c形成於層間絕緣薄膜140、第一應力薄膜131以及第二應力薄膜135中以暴露閘極125a、125b以及125c及/或源極/汲極區域121a以及121b。舉例而言，接觸孔147a是穿過層間絕緣薄膜140以及NMOS電晶體區域(I)中之第一應力薄膜131而形成。接觸孔147b是穿過層間絕緣薄膜140以及PMOS電晶體區域(II)中之第二應力薄膜135而形成。接觸孔147c是穿過層間絕緣薄膜140、界面區域(III)中之第二應力薄膜135以及第一應力薄膜131而形成。
同時，如圖1中所示，接觸孔147a、147b以及147c之下部分較佳位於閘極125a、125b以及125c或源極/汲極區域121a以及121b之上部面(upper side)上。然而，根據製造製程，經由接觸孔147a、147b以及147c被暴露的閘極125a、125b以及125c或源極/汲極區域121a以及121b之上部面(例如，金屬矽化物薄膜之上部面)可能會凹陷。就此而言，接觸孔147a、147b以及147c之下部分可位於閘極或源極/汲極區域之上部面之凹陷部分上。另外，閘極125a、125b以及125c或源極/汲極區域121a以及121b的上部面之所述部分之深度在不同區域中可為相同或不同，其中所述部分是經由接觸孔147a、147b以及147c被暴露且為凹陷的，其具有比上部面之在接觸孔147a、147b以及147c附近的部分低的高度。舉例而言，在NMOS電晶體區域(I)以及PMOS電晶體區域(II)中的凹陷部分之深度可為相同，但在界面區域(III)中的凹陷部分之深度可大於前述深度。然而，凹陷部分之深度不限於此情況。因此，由於閘極125a以及125b以及源極/汲極區域121a以及121b之上部面在NMOS電晶體區域(I)以及PMOS電晶體區域(II)中不凹陷，或凹陷部分之深度與界面區域(III)相比較小，故可令人滿意地保證範圍，使得閘極125a以及125b以及源極/汲極區域121a以及121b(例如，金屬矽化物薄膜127a以及127b)之上部面不受損傷或被移除，而穩定地保證接觸。
接觸插塞171、173以及175被置於接觸孔147a、147b以及147c中。接觸插塞171、173以及175電連接至閘極125a、125b以及125c或源極/汲極區域121a以及121b。接觸插塞171、173以及175可由諸如鎢(W)、銅(Cu)或鋁(Al)之金屬物質或諸如導電多晶矽之導電物質製成。
圖2為根據本發明之另一實施例的半導體裝置之剖視圖。在本實施例中，可省略對與圖1之實施例相同之結構的描述或對其進行簡要描述，且將主要描述構造的差異。
參看圖2，根據本實施例之半導體裝置與圖1之實施例之半導體裝置的不同之處在於：蝕刻終止薄膜133另外形成於第一應力薄膜131上。蝕刻終止薄膜133可由例如氧化矽薄膜或低溫氧化物(LTO，low temperature oxide)薄膜形成。
界面區域(III)可包括第一應力薄膜131與第二應力薄膜135部分地重疊的區域，且在此界面區域中，蝕刻終止薄膜133可***於第一應力薄膜與第二應力薄膜之間。因此，容易瞭解，重疊區域比圖1之實施例的重疊區域厚。同時，圖2中展示蝕刻終止薄膜133位於第一應力薄膜131上的重疊區域，且將描述具有所述重疊區域之結構。然而，蝕刻終止薄膜133可位於第二應力薄膜135上。在此狀況下，可改變第一應力薄膜131以及第二應力薄膜135之層疊次序。另外，本實施例之修改可包括形成於第一應力薄膜131以及第二應力薄膜135兩者上之蝕刻終止薄膜133。
同時，如圖2中所示，接觸孔147a、147b以及147c之下部分較佳位於閘極125a、125b以及125c或源極/汲極區域121a以及121b之上部面上。然而，根據製造製程，經由接觸孔147a、147b以及147c被暴露的閘極125a、125b以及125c或源極/汲極區域121a以及121b之上部面可能凹陷。在此狀況下，接觸孔147a、147b以及147c之下部分可位於閘極或源極/汲極區域之凹陷部分上。另外，閘極125a、125b以及125c或源極/汲極區域121a以及121b的上部面之部分之深度在不同區域中較佳可為相同或不同，所述部分是經由接觸孔147a、147b以及147c被暴露且為凹陷的，其具有比上部面之在接觸孔147a、147b以及147c附近的部分低的高度。舉例而言，在界面區域(III)中之凹陷部分之深度可大於在NMOS電晶體區域(I)中之凹陷部分之深度。然而，凹陷部分之深度不限於此情況。在PMOS電晶體區域(II)中之凹陷部分之深度可取決於製程條件。亦即，PMOS電晶體區域(II)中之凹陷部分之深度可大於或小於界面區域(III)中之凹陷部分之深度。
同時，在本實施例中，由於蝕刻終止薄膜133位於第一應力薄膜131上，故在第一應力薄膜131與第二應力薄膜135具有相同厚度之狀況下，NMOS電晶體區域(I)之第一應力薄膜131以及蝕刻終止薄膜133之總厚度大於第二應力薄膜135之厚度。因此，經由接觸孔147a、147b以及147c被暴露的閘極125a、125b以及125c或源極/汲極區域121a以及121b之上部面之凹陷部分之深度在PMOS電晶體區域(II)中與NMOS電晶體區域(I)相比可為較大。
為了控制PMOS電晶體區域(II)以及NMOS電晶體區域(I)中之凹陷部分之深度，使其彼此相同，可將第二應力薄膜135形成為比第一應力薄膜131厚。舉例而言，第二應力薄膜135之厚度可實質上與第一應力薄膜131以及蝕刻終止薄膜133之總厚度相同。然而，薄膜之厚度不限於此情況。可視蝕刻終止薄膜133以及第二應力薄膜135之蝕刻選擇性而定控制第二應力薄膜135之厚度。
在下文中，將描述一種製造上述半導體裝置之方法。
圖3至圖9為在製造圖1中所示的根據本發明之實施例之半導體裝置之方法的步驟中之中間結構之剖視圖。
參看圖3，將半導體基板100分為NMOS電晶體區域(I)、PMOS電晶體區域(II)以及界面區域(III)，且在所述區域中形成隔離薄膜111以界定主動區。隔離薄膜111可由例如氧化矽薄膜形成，且可使用例如區域性矽氧化法(LOCOS，local oxidation of silicon)製程或淺溝槽隔離(STI，shallow trench isolation)製程來執行所述形成。由於熟習此項技術者已知各種類型的形成隔離薄膜111之方法，故將省略對方法之詳細描述。
同時，圖3之剖視圖展示在界面區域(III)中僅形成隔離薄膜111。然而，無須多做解釋即可理解，可在界面區域(III)中僅形成主動區，或可在界面區域(III)中形成隔離薄膜111以及主動區兩者。
另外，在形成隔離薄膜111之前或之後，半導體基板100之NMOS電晶體區域(I)可包括以低濃度予以摻雜之p型雜質，且半導體基板100之PMOS電晶體區域(II)可包括以低濃度予以摻雜之n型雜質，未展示所述雜質。舉例而言，在使用P型基板作為半導體基板100之狀況下，可將n型雜質摻雜至PMOS電晶體區域(II)中以形成n井。在使用P型基板作為基板之狀況下，可將p型雜質摻雜至NMOS電晶體區域(I)中以形成p井。
參看圖4，在半導體基板100上形成絕緣層及導電層。
絕緣層可為例如氧化矽薄膜。可藉由例如熱氧化製程、化學氣相沈積(CVD)、低壓化學氣相沈積(LPCVD)或電漿增強化學氣相沈積(PECVD)來形成絕緣層。
導電層可為例如多晶矽或金屬，其中摻雜有n型或p型雜質。可藉由例如低壓CVD(LPCVD)、原子層沈積(ALD)、物理氣相沈積(PVD)或金屬有機CVD(MOCVD)來形成導電層。在下文中，將描述使用多晶矽作為導電物質之狀況。
圖案化所述導電層及絕緣層以形成閘極125a、125b以及125c及閘絕緣薄膜123。
隨後，在半導體基板100之主動區中形成源極/汲極區域，且在閘極125a、125b以及125c以及源極/汲極區域之上部面上形成金屬矽化物薄膜。圖5至圖8說明源極/汲極區域以及金屬矽化物薄膜之形成。參看圖5，將低濃度n型雜質(見參考數字120a)摻雜至NMOS電晶體區域(I)之主動區中，且將低濃度p型雜質(見參考數字120b)摻雜至PMOS電晶體區域(II)之主動區中。舉例而言，當摻雜低濃度n型雜質時，光阻薄膜覆蓋PMOS電晶體區域(II)從而將n型雜質僅摻雜至NMOS電晶體區域(I)中。當摻雜低濃度p型雜質時，光阻薄膜覆蓋NMOS電晶體區域(I)以將p型雜質僅摻雜至PMOS電晶體區域(II)中。
參看圖6，在閘極125a、125b以及125c以及閘絕緣薄膜123之壁上形成間隙壁129。間隙壁129可由例如氮化矽薄膜形成。可將氮化矽薄膜層疊在半導體基板100上，且可執行回蝕製程以形成間隙壁129。配置間隙壁129，使得閘極之上部面被暴露且間隙壁129之上部面是置於與閘極125a、125b以及125c之上部面相同的水平面上。在下文中，將描述上述結構。然而，可使間隙壁129凹陷，使得間隙壁之上部面低於閘極125a、125b以及125c之上部面，從而容易形成金屬矽化物薄膜。或者，可將間隙壁129形成為覆蓋閘極125a、125b以及125c之上部面。
參看圖7，將高濃度n型雜質摻雜至NMOS電晶體區域(I)之主動區中，且將高濃度p型雜質摻雜至PMOS電晶體區域(II)之主動區中。舉例而言，當摻雜高濃度n型雜質時，光阻薄膜覆蓋PMOS電晶體區域(II)，且使用閘極125a、125b以及125c以及間隙壁129作為摻雜罩幕，從而將高濃度n型雜質僅摻雜至NMOS電晶體區域(I)之暴露的主動區中。另外，當摻雜高濃度p型雜質時，光阻薄膜覆蓋NMOS電晶體區域(I)且使用閘極125a、125b以及125c以及間隙壁129作為摻雜罩幕，從而將高濃度p型雜質僅摻雜至PMOS電晶體區域(II)中。因此，形成包括高濃度摻雜區域以及低濃度摻雜區域之源極/汲極區域121a以及121b。
參看圖8，使閘極125a、125b以及125c之上部面以及源極/汲極區域121a以及121b之暴露之上部面受金屬矽化(silicidation)。可在半導體基板100上形成用於金屬矽化之金屬薄膜，例如，諸如鎢(W)、鈷(Co)、鎳(Ni)、鈦(Ti)以及鉭(Ta)之金屬，且接著使其經受熱處理以執行金屬矽化。舉例而言，在閘極125a、125b以及125c由多晶矽形成之狀況下，可藉由對半導體基板100之熱處理而源極/汲極區域121a以及121b之上部面以及閘極125a、125b以及125c之上部面被金屬矽化。隨後，可移除在半導體基板100上未經金屬矽化之用於矽化的金屬薄膜，以在閘極125a、125b以及125c之上部面以及源極/汲極區域121a以及121b之暴露之上部面上形成自對準的金屬矽化物薄膜127a、127b以及127c。
隨後，在NMOS電晶體區域(I)中形成第一應力薄膜131，且在PMOS電晶體區域(II)中形成第二應力薄膜135。就此而言，考慮到製程範圍，將第一應力薄膜131以及第二應力薄膜135設定成在界面區域(III)中彼此部分地重疊。將於圖9至圖12中展示更具體製程。
參看圖9，在圖8之所得結構上形成第一應力薄膜131a。第一應力薄膜131a可為例如拉伸應力薄膜。第一應力薄膜131a可由例如SiN、SiON、SiBN、SiC、SiC：H、SiCOH、SiCN、SiO2 或以上各物之組合形成。第一應力薄膜131a可具有在約1至約1000埃()之範圍內之厚度，且可藉由例如CVD(化學氣相沈積)、熱CVD、PECVD(電漿增強CVD)或高密度電漿CVD將其形成。舉例而言，可在約300至約600℃之溫度以及約1至約10托(torr)之壓力下藉由諸如矽烷(SiH4)之矽源氣體以及諸如氨氣(NH3 )及氮氣(N2 )之氮源氣體而形成由SiN製成之第一應力薄膜131a。可使用沈積條件或構成薄膜之物質之組合比率來控制層疊之第一應力薄膜131a的拉伸應力。舉例而言，可將應力控制在約0.01至約5 GPa之範圍內。
隨後，在第一應力薄膜131a上形成第一光阻圖案201。第一光阻圖案201覆蓋NMOS電晶體區域(I)之整個表面，而PMOS電晶體區域(II)被暴露。另外，可形成足以覆蓋界面區域(III)之閘極125c之一部分的第一光阻圖案201，且其較佳為覆蓋整個閘極，以便保證製程範圍，亦即，完全覆蓋整個NMOS電晶體區域(I)。
參看圖10，使用第一光阻圖案201作為蝕刻罩幕而蝕刻第一應力薄膜131a。可使用例如乾式蝕刻製程或濕式蝕刻製程來執行蝕刻。如圖10中所示，由於蝕刻，第一應力薄膜(見參考數字131)形成於NMOS電晶體區域(I)中，且第一應力薄膜131a被自PMOS電晶體區域(II)移除。第一應力薄膜(見參考數字131)形成於界面區域(III)中，使得第一應力薄膜與閘極125c之一部分重疊。隨後，執行灰化製程(ashing process)或去除製程(strip process)以移除第一光阻圖案201。
參看圖11，在圖10之所得結構上形成第二應力薄膜135a。第二應力薄膜135a可為例如壓縮應力薄膜。如第一應力薄膜131a一樣，第二應力薄膜135a可由例如SiN、SiON、SiBN、SiC、SiC：H、SiCOH、SiCN、SiO2 或以上各物之組合薄膜形成。用以形成第二應力薄膜135a之製程可與第一應力薄膜131a之製程相同。然而，控制第二應力薄膜135a之沈積條件或構成薄膜之物質之組合比率，使得第二應力薄膜135a具有不同於第一應力薄膜之應力的應力。舉例而言，第二應力薄膜135a之壓縮應力可為約－0.01至約－5 GPa。
第二應力薄膜135a可具有在約1至約1,000之範圍內之厚度。較佳地，第二應力薄膜135a之厚度可實質上與第一應力薄膜131之厚度相同。
隨後，在第二應力薄膜135a上形成第二光阻圖案202。第二光阻圖案202覆蓋PMOS電晶體區域(II)之整個表面，而NMOS電晶體區域(I)被暴露。另外，可形成第二光阻圖案202以覆蓋界面區域(III)之閘極125c之一部分且其較佳覆蓋整個閘極，以便保證製程範圍，亦即，完全覆蓋整個PMOS電晶體區域(II)。
參看圖12，使用第二光阻圖案202作為蝕刻罩幕而蝕刻第二應力薄膜135a。可使用例如乾式蝕刻製程或濕式蝕刻製程來執行第二應力薄膜135a之蝕刻。如圖12中所示，由於蝕刻，第二應力薄膜(見參考數字135)形成於PMOS電晶體區域(II)中，且第二應力薄膜135a被自NMOS電晶體區域(I)移除。第二應力薄膜(見參考數字135)形成於界面區域(III)中，使得第二應力薄膜與閘極125c之一部分重疊。因此，界面區域(III)可包括重疊區域(OA)，在此重疊區域中第一應力薄膜131以及第二應力薄膜135是層疊在閘極125c上以便彼此重疊。
參看圖13，在圖12之所得結構上形成層間絕緣薄膜140。層間絕緣薄膜140可由例如TEOS、O3 －TEOS、SiO2 、SiON、SiOC或以上各物之組合形成。舉例而言，可使用諸如CVD或旋塗法之製程來執行所述形成。
參看圖14，圖案化層間絕緣薄膜140以在NMOS電晶體區域(I)、PMOS電晶體區域(II)以及界面區域(III)中形成初步接觸孔145a、145b以及145c。將初步接觸孔145a、145b以及145c形成為對應於區域中之閘極125a、125b以及125c及/或源極/汲極區域121a以及121b，使得經由所述初步接觸孔而暴露第一應力薄膜131或第二應力薄膜135。舉例而言，形成NMOS電晶體區域(I)之初步接觸孔145a，使得經由NMOS電晶體區域(I)之初步接觸孔145a而暴露出第一應力薄膜131，且經由PMOS電晶體區域(II)之初步接觸孔145b而暴露出第二應力薄膜135。在第一應力薄膜131與第二應力薄膜135在界面區域(III)中重疊之狀況下，可形成初步接觸孔145c，使得經由初步接觸孔145c而暴露出位於重疊區域(OA)之上部層上的第二應力薄膜135。
可藉由微影製程使用例如光阻圖案來圖案化層間絕緣薄膜140。可使用例如乾式蝕刻製程或濕式蝕刻製程來執行所述蝕刻。較佳可使用乾式蝕刻。在使用對層間絕緣薄膜140之蝕刻選擇性比對第一應力薄膜131以及第二應力薄膜135之蝕刻選擇性高的蝕刻氣體(etching gas)或蝕刻劑(etchant)之狀況下，第一應力薄膜131以及第二應力薄膜135可在對層間絕緣薄膜140之蝕刻期間充當處理終止層。
參看圖15，用含有有機材料之填充材料150填充初步接觸孔145a、145b以及145c。較佳可使用具有較好間隙填充能力且能夠完全填充相對窄且深的初步接觸孔之有機材料作為填充材料150。有機材料包括SOP(旋塗聚合物)。舉例而言，有機材料可包括基於聚芳基醚(polyarylene ether)之材料、基於聚甲基丙烯酸甲酯(polymethylmethacrylate)之材料以及基於乙烯醚甲基丙烯酸酯(vinylether methacrylate)之材料。另外，可使用底部抗反射塗層(BARC)之典型有機材料作為填充材料150，所述底部抗反射塗層是在形成光阻薄膜之前在微影製程期間所層疊的。然而，填充材料不限於上述實例。
參看圖16，完全移除置於初步接觸孔145a、145b以及145c中之填充材料150以暴露界面區域(III)之第二應力薄膜135。可使用例如回蝕製程或灰化製程來執行此步驟。就此而言，移除填充材料150，以便不暴露NMOS電晶體區域(I)之第一應力薄膜131以及PMOS電晶體區域(II)之第二應力薄膜135。亦即，若以恆定移除速度連續地移除置於初步接觸孔145a、145b以及145c中之填充材料150，則第一應力薄膜131與第二應力薄膜135重疊之處的界面區域(III)之第二應力薄膜135首先暴露，因為第二應力薄膜135最高。就此而言，在暴露了第二應力薄膜135之後終止回蝕製程或灰化製程，從而選擇性地僅暴露界面區域(III)中之第二應力薄膜135。填充材料152保留在NMOS電晶體區域(I)之初步接觸孔145a以及PMOS電晶體區域(II)之初步接觸孔145b中。
可使用例如界面區域(III)之第二應力薄膜135作為處理終止層來執行回蝕製程或灰化製程。然而，處理終止層不限於上述實例。可使用例如時間控制或端點偵測器(EPD)來終止回蝕製程或灰化製程。
參看圖17，自界面區域(III)移除暴露的第二應力薄膜135。可使用乾式蝕刻或濕式蝕刻來執行對暴露的第二應力薄膜135之移除。就此而言，使用對第二應力薄膜135之蝕刻選擇性比對層間絕緣薄膜140以及填充材料152之蝕刻選擇性高的蝕刻氣體或蝕刻劑來選擇性地僅移除暴露的第二應力薄膜135。蝕刻選擇性可為例如約20：1或更大。
若在移除第二應力薄膜135之後暴露了第一應力薄膜131，則終止蝕刻以形成初步接觸孔146c，經由所述接觸孔而暴露第一應力薄膜131。可使用第一應力薄膜131作為蝕刻終止層而終止蝕刻。然而，在薄膜及填充材料之蝕刻選擇性之差異不明顯之狀況下，可使用上述時間控制或端點偵測器。同時，在本實施例之修改中，可移除第二應力薄膜135之一部分，以便不經由初步接觸孔146c而暴露第一應力薄膜131。
隨後，移除保留在NMOS電晶體區域(I)之初步接觸孔145a以及PMOS電晶體區域(II)之初步接觸孔145b中之全部填充材料152。可使用例如氧氣(O2 )電漿灰化製程、基於氫氣(基於H2 )之電漿灰化製程或回蝕製程(見參考數字210)而移除填充材料152。然而，移除製程不限於上述情況。
參看圖18，移除填充材料152，從而經由NMOS電晶體區域(I)之初步接觸孔145a而暴露第一應力薄膜131以及經由PMOS電晶體區域(II)之初步接觸孔145b而暴露第二應力薄膜135。在移除填充材料150之後，可使用例如有機溶劑來洗滌初步接觸孔145a、145b以及145c以便自初步接觸孔145a、145b以及145c移除粒子。
參看圖19，自NMOS電晶體區域(I)以及界面區域(III)移除暴露的第一應力薄膜131，且自PMOS電晶體區域(II)移除暴露的第二應力薄膜135，以在不同區域中形成接觸孔147a、147b以及147c，經由接觸孔147a、147b以及147c而暴露閘極125a、125b以及125c及/或源極/汲極區域121a以及121b。可使用例如乾式蝕刻或濕式蝕刻來執行第一應力薄膜131以及第二應力薄膜135之移除。較佳可使用對第一應力薄膜131以及第二應力薄膜135之蝕刻選擇性彼此相同的蝕刻氣體或蝕刻劑來執行所述蝕刻。
在圖9及圖11之步驟期間得以層疊的第一應力薄膜131以及第二應力薄膜135之厚度實質上彼此相同之狀況下，NMOS電晶體區域(I)以及界面區域(III)之暴露的第一應力薄膜131之厚度可實質上與PMOS電晶體區域(II)之暴露的第二應力薄膜135之厚度相同。因此，若使用對第一應力薄膜131以及第二應力薄膜135之蝕刻速率彼此相同的蝕刻氣體或試劑，則在不同區域中同時形成接觸孔147a、147b以及147c。亦即，由於不必過度蝕刻已形成之接觸孔而在不同區域中形成所有接觸孔147a、147b以及147c，故可能防止閘極125a、125b以及125c及/或源極/汲極區域121a以及121b受到損傷。舉例而言，防止閘極125a、125b以及125c以及源極/汲極區域121a以及121b之上部面上的金屬矽化物薄膜127a、127b以及127c受到損傷或被移除。因此，接觸特性得到改良。
同時，為了自接觸孔區域147a、147b以及147c移除全部的第一應力薄膜131以及第二應力薄膜135，除計算出的蝕刻時間以外，還可執行蝕刻持續預定時間。在此步驟中，可使閘極125a、125b以及125c以及源極/汲極區域121a以及121b之暴露的上部面部分地凹陷。較佳地，NMOS電晶體區域(I)、PMOS電晶體區域(II)以及界面區域(III)之凹陷部分之深度可以彼此相同。然而，在圖17之步驟中，在執行額外蝕刻以完全移除界面區域(III)之第二應力薄膜135之狀況下，可使位於第二應力薄膜之下的第一應力薄膜131之一部分凹陷以減小厚度。因此，可在形成NMOS電晶體區域(I)或PMOS電晶體區域(II)中之接觸孔147a以及147b之前形成界面區域(III)之接觸孔147c，以暴露閘極125a以及125b。亦即，與其他區域相比，界面區域(III)之閘極125c可在蝕刻製程中暴露較長時候。另外，凹陷部分之深度可比其他區域大。然而，即使執行額外蝕刻，但與未預先移除第二應力薄膜135之狀況相比，閘極125a、125b以及125c以及源極/汲極區域121a以及121b之上部面的凹陷部分之深度仍較小。因此，接觸特性得以改良。
返回圖1，在接觸孔147a、147b以及147c中形成接觸插塞171、173以及175。接觸插塞171、173以及175由諸如W、Cu或Al之金屬物質或諸如導電多晶矽之導電物質製成。可使用例如低壓CVD(LPCVD)、原子層沈積(ALD)、物理氣相沈積(PVD)、金屬有機CVD(MOCVD)、電解電鍍(electrolytic plating)或無電電鍍(electroless plating)來藉由上述物質製成接觸插塞171、173以及175。必要時，可執行諸如化學機械研磨(CMP，chemical mechanical polishing)或回蝕之平坦化製程(planarization process)，直至層間絕緣薄膜140之表面被暴露為止，從而製造圖1中所示之半導體裝置。
圖20至圖22為在製造圖1中所示的根據本發明之另一實施例之半導體裝置之方法的步驟中之中間結構之剖視圖。製造根據本實施例之半導體裝置之方法與製造圖3至圖19之實施例之半導體裝置的方法的不同之處在於：使用無機材料作為填充初步接觸孔之填充材料。
舉例而言，製造根據本實施例之半導體裝置之方法與圖3至圖14之實施例之方法相同，其中例外為在NMOS電晶體區域(I)、PMOS電晶體區域(II)以及界面區域(III)中形成初步接觸孔之後的步驟。參看圖20，用由無機材料形成之填充材料160填充初步接觸孔145a、145b以及145c。可使用具有較好間隙填充能力且能夠在後續製程期間容易移除(因為對在填充材料周圍之層間絕緣薄膜140之蝕刻選擇性較高)的材料作為無機材料。舉例而言，可使用基於氫矽酸鹽類之材料(基於HSQ(hydrogensilsesquioxane)之材料)或基於甲基矽酸鹽類之材料(基於MSQ(methyl silsesquioxane)之材料)。
參看圖21，移除置於初步接觸孔145a、145b以及145c中之填充材料160以暴露界面區域(III)之第二應力薄膜135。使用回蝕製程來執行所述移除。就此而言，較佳使用對填充材料160之蝕刻選擇性比對層間絕緣薄膜140之蝕刻選擇性高的蝕刻氣體。舉例而言，蝕刻選擇性之比可為約10：1或更大，且較佳為約20：1或更大。其他條件實質上與圖16之步驟之條件相同。
參看圖22，自界面區域(III)移除暴露的第二應力薄膜135。可使用例如乾式蝕刻或濕式蝕刻來執行對暴露的第二應力薄膜135之移除。就此而言，可使用對第二應力薄膜135之蝕刻選擇性比對層間絕緣薄膜140以及填充材料162之蝕刻選擇性高的蝕刻氣體或蝕刻劑來選擇性地僅移除暴露的第二應力薄膜135。
隨後，完全移除保留在NMOS電晶體區域(I)之初步接觸孔145a中以及保留在PMOS電晶體區域(II)之初步接觸孔145b中之填充材料162。可使用例如濕式移除製程來執行對填充材料162之移除，在濕式移除製程中使用具有高選擇性之蝕刻劑來移除填充材料162。舉例而言，可使用例如浸漬製程(dipping process)藉由以下各物而執行濕式蝕刻：由去離子水(deionized water)以約100：1或更大之比率稀釋的氟化氫(HF)溶液、作為氟化銨(NH4 F)、HF以及去離子水之混合溶液的BOE(緩衝氧化物蝕刻劑)，或含有二甲基乙醯胺(dimethylacetylamide)之有機溶液。如圖18、19及1中所示般執行後續製程以製造半導體裝置。
圖23至圖27為在製造圖2中所示的根據本發明之實施例之半導體裝置之方法的步驟中之中間結構之剖視圖。在本實施例中，將省略對與圖3至圖19之實施例之中間結構相同或容易自圖3至圖19之實施例之中間結構類推出的中間結構之描述，且將主要描述構造的差異。
製造根據本實施例之半導體裝置之方法實質上與圖3至圖8之實施例之方法相同，其中例外為在閘極以及源極/汲極區域之上部面之矽化之後的製程。參看圖23，形成第一應力薄膜131以及蝕刻終止薄膜133a。經由與圖9之實施例相同的程序形成第一應力薄膜131。舉例而言，蝕刻終止薄膜133a可由氧化矽薄膜(諸如LTO薄膜)形成。隨後，在蝕刻終止薄膜133a上形成第三光阻圖案211。第三光阻圖案211實質上與圖9之第一光阻圖案201相同，其中例外為，第三光阻圖案211是形成於蝕刻終止薄膜133a上。
參看圖24，在使用第三光阻圖案211作為蝕刻罩幕而圖案化蝕刻終止薄膜133a以及第一應力薄膜131之後，移除第三光阻圖案211。隨後，如圖11及12中所示，在所得結構上形成第二應力薄膜135，且執行圖案化。就此而言，可以蝕刻終止薄膜133之厚度控制第二應力薄膜135之厚度，以使其厚度大於第一應力薄膜131。然而，第二應力薄膜之厚度不限於此。隨後，形成層間絕緣薄膜140，形成初步接觸孔145a、145b以及145c，用填充材料152填充初步接觸孔145a、145b以及145c，且移除填充材料152以暴露第二應力薄膜135。此等步驟實質上與圖13至圖16之步驟相同，其中例外為，蝕刻終止薄膜133是形成於第一應力薄膜131之上部面上。因此，第一應力薄膜131、蝕刻終止薄膜133以及第二應力薄膜135在界面區域(III)之暴露區域中重疊。
參看圖25，自界面區域(III)移除暴露的第二應力薄膜135。此步驟實質上與圖17之步驟相同。然而，此步驟與圖17之步驟的不同之處在於：使用蝕刻終止薄膜133作為終止層來執行對第二應力薄膜135之移除。因此，可能穩定地控制蝕刻。隨後，完全移除保留在NMOS電晶體區域(I)之初步接觸孔145a中以及保留在PMOS電晶體區域(II)之初步接觸孔145b中之填充材料152。
參看圖26，移除填充材料152以經由NMOS電晶體區域(I)之初步接觸孔145a而暴露蝕刻終止薄膜133以及經由PMOS電晶體區域(II)之初步接觸孔145b而暴露第二應力薄膜135。在移除填充材料152之後，可使用例如有機溶劑來洗滌初步接觸孔145a、145b以及145c從而自初步接觸孔145a、145b以及145c移除粒子。
參看圖27，自NMOS電晶體區域(I)以及界面區域(III)移除暴露的蝕刻終止薄膜133以及第一應力薄膜131，且自PMOS電晶體區域(II)移除暴露的第二應力薄膜135以在不同區域中形成接觸孔147a、147b以及147c，經由所述接觸孔147a、147b以及147c而暴露閘極125a、125b以及125c及/或源極/汲極區域121a以及121b。就此而言，由於蝕刻終止薄膜133位於第一應力薄膜131上，故可看出，界面區域(III)之閘極125c以及NMOS電晶體區域(I)之閘極125a以及源極/汲極區域121a之上部面的凹陷部分之深度與圖19之實施例相比得以減小。此外，若將第二應力薄膜135設定成比第一應力薄膜131厚且控制包括蝕刻氣體之蝕刻條件，使得全部蝕刻NMOS電晶體區域(I)中之蝕刻終止薄膜133以及第一應力薄膜131所需的時間與蝕刻PMOS電晶體區域(II)中之第二應力薄膜135所需的時間相同，則可控制凹陷部分之深度，使其在不同區域中為相同。
隨後，在接觸孔147a、147b以及147c中形成接觸插塞171、173以及175以製造圖2中所示之半導體裝置。
同時，在本實施例中，使用有機材料作為填充材料152。然而，如圖20至圖22之實施例一樣，可使用無機材料。
在根據本發明之實施例的半導體裝置及製造半導體裝置之方法中，在接觸孔之形成期間，首先會移除具有相對較高厚度的第一應力薄膜與第二應力薄膜之重疊區域。因此，可能控制應力薄膜，使得待移除之應力薄膜之厚度實質上相同。因此，可減少由於接觸孔之形成而產生的對下部結構(諸如，閘極之上部面以及源極/汲極區域之上部面)之損傷。因此，可能改良半導體裝置之接觸特性以及可靠性。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100．．．半導體基板
111．．．隔離薄膜
120a．．．n型雜質
120b．．．p型雜質
121a．．．源極/汲極區域
121b．．．源極/汲極區域
123．．．閘絕緣薄膜
125a．．．閘極
125b．．．閘極
125c．．．閘極
127a．．．金屬矽化物薄膜
127b．．．金屬矽化物薄膜
127c．．．金屬矽化物薄膜
129．．．間隙壁
131．．．第一應力薄膜
131a．．．第一應力薄膜
133．．．蝕刻終止薄膜
133a．．．蝕刻終止薄膜
135．．．第二應力薄膜
140．．．層間絕緣薄膜
145a．．．初步接觸孔
145b．．．初步接觸孔
145c．．．初步接觸孔
146c．．．初步接觸孔
147a．．．接觸孔
147b．．．接觸孔
147c．．．接觸孔
150．．．填充材料
152．．．填充材料
160．．．填充材料
162．．．填充材料
171．．．接觸插塞
173．．．接觸插塞
175．．．接觸插塞
201．．．第一光阻圖案
202．．．第二光阻圖案
211．．．第三光阻圖案
OA．．．重疊區域
根據以下描述，結合附圖，可更詳細地理解本發明之較佳實施例，在附圖中：圖1為根據本發明之實施例的半導體裝置之剖視圖。
圖2為根據本發明之實施例的半導體裝置之剖視圖。
圖3至圖19為說明圖1中所示之根據本發明之實施例的半導體裝置之製造之剖視圖。
圖20至圖22為說明圖1中所示之根據本發明之實施例的半導體裝置之製造之剖視圖。
圖23至圖27為說明圖1中所示的根據本發明之實施例之半導體裝置之製造之剖視圖。
100．．．半導體基板
111．．．隔離薄膜
121a．．．源極/汲極區域
121b．．．源極/汲極區域
123．．．閘絕緣薄膜
125a．．．閘極
125b．．．閘極
125c．．．閘極
127a．．．金屬矽化物薄膜
127b．．．金屬矽化物薄膜
127c．．．金屬矽化物薄膜
129．．．間隙壁
131．．．第一應力薄膜
135．．．第二應力薄膜
140．．．層間絕緣薄膜
147a．．．接觸孔
147b．．．接觸孔
147c．．．接觸孔
171．．．接觸插塞
173．．．接觸插塞
175．．．接觸插塞

Claims (21)

  1. 一種製造半導體裝置之方法，所述方法包含：形成第一應力薄膜，所述第一應力薄膜覆蓋半導體基板之第一電晶體區域之第一閘極以及第一源極/汲極區域以及在所述第一電晶體區域與第二電晶體區域之間的界面區域之第三閘極之至少一部分；形成第二應力薄膜，所述第二應力薄膜覆蓋所述半導體基板之所述第二電晶體區域之第二閘極以及第二源極/汲極區域且與位於所述界面區域之所述第三閘極上之所述第一應力薄膜至少一部分重疊；在所述半導體基板上形成層間絕緣薄膜；圖案化所述層間絕緣膜以形成多個初步接觸孔，經由所述初步接觸孔而暴露在所述第一閘極以及所述第一源極/汲極區域上的所述第一應力薄膜以及在所述第二閘極以及所述第三閘極以及所述第二源極/汲極區域上的所述第二應力薄膜；用填充材料填充所述多個初步接觸孔；移除所述填充材料以暴露位於所述界面區域中之所述第二應力薄膜，而所述填充材料保留在所述第一電晶體區域以及所述第二電晶體區域之所述初步接觸孔中；移除位於所述界面區域之所述暴露的第二應力薄膜；移除所述剩餘填充材料以暴露所述第一電晶體區域之所述第一應力薄膜以及所述第二電晶體區域之所述第二應力薄膜；以及移除所述暴露的第一應力薄膜及第二應力薄膜以形成多個接觸孔，經由所述接觸孔而暴露出所述第一閘極、所述第二閘極以及所述第三閘極以及所述第一源極/汲極區域以及所述第二源極/汲極區域。
  2. 如申請專利範圍第1項所述之製造半導體裝置之方法，其中：所述填充材料由有機材料形成；且使用回蝕製程或灰化製程來執行對所述填充材料之所述移除。
  3. 如申請專利範圍第2項所述之製造半導體裝置之方法，其中所述有機材料為基於聚芳基醚之材料(基於polyarylene ether之材料)、基於聚甲基丙烯酸甲酯之材料(基於polymethylmethacrylate之材料)或基於乙烯醚甲基丙烯酸酯之材料(基於vinylether methacrylate之材料)。
  4. 如申請專利範圍第1項所述之製造半導體裝置之方法，其中：所述填充材料由無機材料形成；且使用濕式蝕刻製程來執行對所述填充材料之所述移除。
  5. 如申請專利範圍第4項所述之製造半導體裝置之方法，其中所述無機材料為基於氫矽酸鹽類之材料(基於HSQ之材料)或基於甲基矽酸鹽類之材料(基於MSQ之材料)。
  6. 如申請專利範圍第1項所述之製造半導體裝置之方法，其中：在所述第一閘極、所述第二閘極以及所述第三閘極以及所述第一源極/汲極區域以及所述第二源極/汲極區域之凹陷部分中形成所述多個接觸孔；且所述界面區域中之所述凹陷部分之深度大於所述第一電晶體區域或所述第二電晶體區域中之所述凹陷部分之深度。
  7. 如申請專利範圍第1項所述之製造半導體裝置之方法，其中：第一電晶體為n型通道金氧半導體(NMOS)電晶體；且第二電晶體為p型通道金氧半導體(PMOS)電晶體。
  8. 如申請專利範圍第7項所述之製造半導體裝置之方法，其中：所述第一應力薄膜具有約0.01至約5 GPa之拉伸應力；且所述第二應力薄膜具有約－0.01至約－5 GPa之壓縮應力。
  9. 如申請專利範圍第1項所述之製造半導體裝置之方法，其中所述第一應力薄膜以及所述第二應力薄膜是由氮化矽(SiN)、氮氧化矽(SiON)、矽氮化硼(SiBN)、碳化矽(SiC)、氫化碳化矽(SiC：H)、氫化碳氧化矽(SiCOH)、矽氮化碳(SiCN)、二氧化矽(SiO2 )或以上各物之組合形成。
  10. 如申請專利範圍第9項所述之製造半導體裝置之方法，其中所述第一應力薄膜以及所述第二應力薄膜之厚度為約1至約1000埃()。
  11. 如申請專利範圍第10項所述之製造半導體裝置之方法，其中所述第一應力薄膜之厚度實質上與所述第二應力薄膜之厚度相同。
  12. 如申請專利範圍第1項所述之製造半導體裝置之方法，更包含：在所述第一應力薄膜上形成蝕刻終止薄膜，其中對所述界面區域之所述第一應力薄膜之所述移除包括移除所述蝕刻終止薄膜以及所述第一應力薄膜。
  13. 如申請專利範圍第12項所述之製造半導體裝置之方法，其中所述第二應力薄膜比所述第一應力薄膜厚。
  14. 如申請專利範圍第1項所述之製造半導體裝置之方法，其中所述第一閘極、所述第二閘極以及所述第三閘極以及所述第一源極/汲極區域及所述第二源極/汲極區具有包括金屬矽化物薄膜之上部面。
  15. 如申請專利範圍第1項所述之製造半導體裝置之方法，其中所述層間絕緣薄膜是由四乙基正矽酸鹽(TEOS)、臭氧－四乙基正矽酸鹽(O3 －TEOS)、二氧化矽(SiO2 )、氮氧化矽(SiON)、碳氧化矽(SiOC)或以上各物之組合形成。
  16. 一種半導體裝置，包含：半導體基板，所述半導體基板包括：具有第一閘極以及第一源極/汲極區域之第一電晶體區域、具有第二閘極以及第二源極/汲極區域之第二電晶體區域，以及位於所述第一電晶體區域與所述第二電晶體區域之界面處且具有第三閘極之界面區域；第一應力薄膜，所述第一應力薄膜覆蓋所述第一電晶體區域之所述第一閘極以及所述第一源極/汲極區域以及所述界面區域之所述第三閘極之至少一部分；第二應力薄膜，所述第二應力薄膜覆蓋所述第二電晶體區域之所述第二閘極以及所述第二源極/汲極區域且與所述第一應力薄膜之在所述界面區域之所述第三閘極上的至少一部分重疊；層間絕緣薄膜，所述層間絕緣薄膜是形成於所述第一應力薄膜以及所述第二應力薄膜上；多個第一接觸孔，所述多個第一接觸孔是穿過所述層間絕緣薄膜以及所述第一應力薄膜而形成於所述第一電晶體區域中以暴露所述第一閘極以及所述第一源極/汲極區域；多個第二接觸孔，所述多個第二接觸孔是穿過所述層間絕緣薄膜以及所述第二應力薄膜而形成於所述第二電晶體區域中以暴露所述第二閘極以及所述第二源極/汲極區域；以及第三接觸孔，所述第三接觸孔是穿過所述層間絕緣薄膜、所述第二應力薄膜以及所述第一應力薄膜而形成於所述界面區域中以暴露所述第三閘極，其中形成有所述第三接觸孔的所述第三閘極之上部面之凹陷部分之深度等於或大於形成有所述第一接觸孔的所述第一閘極之上部面之凹陷部分之深度。
  17. 如申請專利範圍第16項所述之半導體裝置，其中：第一電晶體為n型通道金氧半導體(NMOS)電晶體；且第二電晶體為p型通道金氧半導體(PMOS)電晶體。
  18. 如申請專利範圍第17項所述之半導體裝置，其中：所述第一應力薄膜具有約0.01至約5 GPa之拉伸應力；且所述第二應力薄膜具有約－0.01至約－5 GPa之壓縮應力。
  19. 如申請專利範圍第16項所述之半導體裝置，其中所述第一應力薄膜以及所述第二應力薄膜是由氮化矽(SiN)、氮氧化矽(SiON)、矽氮化硼(SiBN)、碳化矽(SiC)、氫化碳化矽(SiC：H)、氫化碳氧化矽(SiCOH)、矽氮化碳(SiCN)、二氧化矽(SiO2 )或以上各物之組合形成。
  20. 如申請專利範圍第16項所述之半導體裝置，更包含：蝕刻終止薄膜，所述蝕刻終止薄膜是形成於所述第一應力薄膜上，其中所述第一接觸孔是穿過所述層間絕緣薄膜、所述蝕刻終止薄膜以及所述第一應力薄膜而形成，且所述第三接觸孔是穿過所述層間絕緣薄膜、所述第二應力薄膜、所述蝕刻終止薄膜以及所述第一應力薄膜而形成。
  21. 如申請專利範圍第20項所述之半導體裝置，其中所述第二應力薄膜比所述第一應力薄膜厚。
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