CN101154629B - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件，其包括：第一应力膜，其覆盖第一晶体管区以及界面区的第三栅电极的至少一部分；第二应力膜，其覆盖第二晶体管区并与所述界面区的第三栅电极上的第一应力膜的至少一部分重叠；以及形成于所述第一和第二应力膜上的层间绝缘膜。所述半导体器件还包括：穿过所述第一晶体管区内的层间绝缘膜和第一应力膜形成的多个第一接触孔；穿过所述第二晶体管区内的层间绝缘膜和第二应力膜形成的多个第二接触孔；以及穿过所述界面区内的层间绝缘膜、第二应力膜和第一应力膜形成的第三接触孔。其中形成了所述第三接触孔的所述第三栅电极的上侧的凹陷部分的深度大于或等于其中形成了所述第一接触孔的所述第一栅电极的上侧的凹陷部分的深度。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造方法，更具体而言，涉及包括双应力膜的半导体器件及其制造方法。
背景技术
由于金属氧化物半导体场效应晶体管(MOSFET)的高集成度和高速度的原因，人们已经对各种方法展开了研究，以形成不产生错误并具有提高的性能的晶体管。具体地，很多方法正处于开发过程中，其旨在提高电子和空穴的迁移率，以制造高性能晶体管。
可以执行向沟道区施加物理应力，以改变沟道区的能带结构的方法，其旨在提高电子或空穴的迁移率。例如，在向沟道施加拉应力时，n沟道金属氧化物半导体(NMOS)晶体管具有改善的性能，在向沟道施加压应力时，p沟道金属氧化物半导体(PMOS)晶体管具有改善的性能。相应地，双重应力膜结构正在处于研究过程中，在所述膜结构中，在NMOS晶体管上形成拉应力膜，在PMOS晶体管上形成压应力膜，从而同时提高NMOS晶体管和PMOS晶体管二者的性能。
但是，在采用双重应力膜时，可能根据器件特性或光刻裕量(margin)在NMOS晶体管和PMOS晶体管的界面处形成拉应力膜和压应力膜部分重叠的区域。所述应力膜的重叠区域可能厚于层叠了单个应力膜的区域。因此，在采用蚀刻工艺形成穿过所述单个应力膜和所述重叠区域的接触孔时，可能首先形成穿过所述单个应力膜的接触孔，而在形成穿过所述重叠区域的接触孔之前，事先形成的接触孔的下部结构可能受到破坏。相应地，可能损害半导体器件的接触特性和可靠性。
发明内容
本发明的优选实施例提供了一种半导体器件，其包括双应力膜并且具有改善的接触特性。
本发明的优选实施例提供了一种半导体器件的制造方法，所述半导体器件包括双应力膜并且具有改善的接触特性。
根据本发明优选实施例，提供了一种半导体器件。所述半导体器件包括半导体衬底，所述半导体衬底包括具有第一栅电极和第一源极区/漏极区的第一晶体管区、具有第二栅电极和第二源极区/漏极区的第二晶体管区以及设置在所述第一晶体管区和第二晶体管区之间并具有第三栅电极的界面区。所述半导体器件还包括覆盖所述第一晶体管区的第一栅电极和第一源极区/漏极区以及所述界面区的第三栅电极的至少一部分的第一应力膜、覆盖所述第二晶体管区的第二栅电极和第二源极区/漏极区并且与所述界面区的所述第三栅电极上的第一应力膜的至少一部分重叠的第二应力膜、形成于所述第一和第二应力膜上的层间绝缘膜、穿过所述第一晶体管区内的层间绝缘膜和第一应力膜形成以暴露所述第一栅电极和第一源极区/漏极区的多个第一接触孔、穿过所述第二晶体管区内的层间绝缘膜和第二应力膜形成以暴露所述第二栅电极和第二源极区/漏极区的多个第二接触孔以及穿过所述界面区内的层间绝缘膜、第二应力膜和第一应力膜形成以暴露所述第三栅电极的第三接触孔。其中形成了所述第三接触孔的所述第三栅电极的上侧的凹陷部分的深度大于或等于其中形成了所述第一接触孔的所述第一栅电极的上侧的凹陷部分的深度。
根据本发明优选实施例，提供了一种半导体器件的制造方法。所述方法包括：形成第一应力膜，其覆盖半导体衬底的第一晶体管区的第一栅电极和第一源极区/漏极区以及位于所述第一晶体管区和第二晶体管区之间的界面区的第三栅电极的至少一部分；形成第二应力膜，其覆盖所述半导体衬底的第二晶体管区的第二栅电极和第二源极区/漏极区并与所述界面区的第三栅电极上的第一应力膜的至少一部分重叠；在所述半导体衬底上形成层间绝缘膜；以及对所述层间绝缘膜构图，以形成通过其暴露第一栅电极和第一源极区/漏极区上的第一应力膜以及位于第二、第三栅电极和第二源极区/漏极区上的第二应力膜的多个初级接触孔。所述方法还包括：采用填充材料填充所述多个初级接触孔；去除所述填充材料，以暴露所述界面区内的第二应力膜，同时使所述填充材料保留在所述第一晶体管区和第二晶体管区的初级接触孔内；去除所述界面区中暴露的第二应力膜；去除所述的保留的填充材料，以暴露所述第一晶体管区的第一应力膜和所述第二晶体管区的第二应力膜；以及去除暴露的第一应力膜和第二应力膜，以形成通过其暴露第一、第二和第三栅电极以及第一和第二源极区/漏极区的多个接触孔。
附图说明
通过下文中结合附图的说明，本发明的优选实施例将得到更为详细的理解，在附图中：
图1是根据本发明实施例的半导体器件的截面图；
图2是根据本发明实施例的半导体器件的截面图；
图3到19是示出了图1所示的根据本发明的实施例的半导体器件的制造的截面图；
图20到22是示出了图1所示的根据本发明的实施例的半导体器件的制造的截面图；以及
图23到27是示出了图2所示的根据本发明的实施例的半导体器件的制造的截面图。
具体实施方式
不过，本发明可以以许多不同的形式实施，不应被视为受限于此处所述的实施例。
因此，在本发明的实施例中，当对文中涉及的已知工艺、结构和技术的详细说明将导致本发明的主题不明确时，将会省略这样的详细说明。
本文所采用的术语仅做描述具体实施例的用途，并非意在限制本发明。就文中的使用情况而言，单数形式意在包括复数形式，除非该语境给出了另外的明确指示。另外还要理解，在应用于本说明书时，词语“包括”是指所列举的元件、步骤、操作和/或部件的存在，但不排除一个或多个其他元件、步骤、操作和/或部件的存在或增加。此外，“和/或”一词包括一个或多个相关列举项目的任何和所有组合。此外，始终采用类似的附图标记表示类似的元件。
将参考示出了本发明的优选实施例的截面图和/或示意图描述本发明。因而，可以根据制造技术和/或容差修改示范性图示的外形。也就是说，本发明的实施例并非旨在限制本发明的范围，而是包括所可以因制造工艺的变化而导致的变化和修改。为了便于说明，可能略微放大或缩小了本发明的附图中的构成元件。
在下文中，将参考附图描述根据本发明的实施例的半导体器件。
图1是根据本发明第一实施例的半导体器件的截面图。参考图1，一种半导体器件包括多个形成于半导体衬底上的晶体管。可以将半导体衬底100至少划分为三个区域，例如，NMOS晶体管区(I)、PMOS晶体管区(II)和界面区(III)。
例如，半导体衬底100可以由硅(Si)、锗(Ge)、硅锗(SiGe)、磷化镓(GaP)、砷化镓(GaAs)、碳化硅(SiC)、碳化硅锗(SiGeC)、砷化铟(InAs)、磷化铟(InP)或其混合物构成。此外，半导体衬底100可以是层叠了至少两个层的层叠衬底，所述至少两个层包括由上述物质形成的半导体物质层和绝缘层。所述半导体衬底的例子可以包括SOI(绝缘体上硅)衬底。在半导体衬底100内形成界定了有源区的隔离膜111。此外，可以在NMOS晶体管区(I)的半导体衬底100内形成P型阱，可以在PMOS晶体管区(II)的半导体衬底100内形成N型阱。
形成于NMOS晶体管区(I)内的NMOS晶体管和形成于PMOS晶体管区(II)内的PMOS晶体管包括形成于半导体衬底100上的栅电极125a和125b，从而使得栅极绝缘膜123插置于栅电极和半导体衬底之间，此外还包括形成于半导体衬底100内的源极区/漏极区121a和121b，从而使得所述源极区/漏极区相互面对，同时使栅电极125a和125b设置于所述源极区/漏极区之间，此外还包括沟道区，其设置于所述相互面对的源极区/漏极区121a和121b之间，并与栅电极125a和125b的下部重叠。
栅电极125a和125b可以是由例如多晶硅膜、金属膜或金属硅化物膜形成的单个膜或者其层叠膜。例如，在多晶硅膜中，向NMOS晶体管区(I)内掺杂N型杂质，向PMOS晶体管区(II)内掺杂P型杂质。但是，所述多晶硅膜不限于上述结构。与上述结构相比可以颠倒掺杂到所述多晶硅膜的区域内的杂质的导电类型，或者所述区域可以具有相同的导电类型。构成所述金属膜或硅化物膜的金属成分的例子可以包括钨(W)、钴(Co)、镍(Ni)、钛(Ti)和钽(Ta)。但是，在下文中，将只给出对包括多晶硅膜以及形成于所述多晶硅膜上的硅化物膜127a和127b的栅电极125a和125b的说明。
在半导体衬底100与栅电极125a和125b之间插置栅极绝缘膜123。例如，所述栅极绝缘膜123可以由氧化硅膜形成。但是，构成所述栅极绝缘膜的膜不限于所述氧化硅膜，如有必要，可以采用其他高介电绝缘膜或低介电绝缘膜。
在栅电极125a和125b以及栅极绝缘膜123的壁上形成间隔体129。例如，所述间隔体由氮化硅膜形成。
源极区/漏极区121a和121b包括与间隔体129重叠的LDD(轻掺杂漏极)区和不与间隔体129重叠的高浓度掺杂区。在NMOS晶体管区(I)内，以低浓度向LDD区内掺杂N型杂质，以高浓度向高浓度掺杂区内掺杂N型杂质。在PMOS晶体管区(II)内，以低浓度向LDD区内掺杂P型杂质，以高浓度向高浓度掺杂区内掺杂P型杂质。在本发明的修改实施例中，可以设置DDD(双扩散漏极)区，以替代LDD区。
源极区/漏极区121a和121b在其上部可以包括硅化物膜127a和127b，其等同或类似于形成于栅电极125a和125b的上部的硅化物膜。在本说明书中，出于便于说明的目的，对硅化物膜127a和127b进行了划分。也就是说，如果设置于相同的区域内，就采用相同的附图标记表示包含在源极区/漏极区121a和121b内的硅化物膜127a和127b以及包含在栅电极125a和125b内的硅化物膜127a和127b。但是，构成所述膜的物质可能互不相同。
同时，在界面区(III)内形成栅电极125c和间隔体129，其结构与在NMOS晶体管区(I)和PMOS晶体管区(II)中基本相同。相应地，界面区(III)的栅电极125c的上部可以包括硅化物膜127c。界面区(III)的栅电极125c可以形成于隔离膜111上。在这种情况下，如图1所示，可以省略栅极绝缘膜123。同时，在本实施例中，可以在有源区上形成界面区(III)的栅电极125c。在这种情况下，栅电极125c可以构成NMOS晶体管或PMOS晶体管的一部分。
在NMOS晶体管区(I)、PMOS晶体管区(II)和界面区(III)的上述栅电极125a、125b和125c上形成第一应力膜131和/或第二应力膜135。
例如，在NMOS晶体管区(I)内形成具有拉应力的第一应力膜131，在PMOS晶体管区(II)内形成具有压应力的第二应力膜135。例如，第一应力膜131和第二应力膜135可以由氮化硅(SiN)、氮氧化硅(SiON)、氮化硅硼(SiBN)、碳化硅(SiC)、氢化碳化硅(SiC:H)、氢化氧碳化硅(SiCOH)、氮碳化硅(SiCN)、二氧化硅(SiO2)或其组合形成，并且每者的厚度处于大约1到1000埃(
Figure 2007101531741_0
)的范围内。第一应力膜131和第二应力膜135可以优选在厚度上基本相同。
可以根据构成所述第一应力膜131和第二应力膜135的物质的成分比或者所述物质的形成条件控制所述膜的应力。例如，所述第一应力膜131可以具有大约0.01到5GPa的拉应力，所述第二应力膜135可以具有大约-0.01到-5GPa的压应力。
所述第一应力膜131和第二应力膜135向沟道区施加应力，以提高载流子的迁移率。也就是说，第一应力膜131覆盖NMOS晶体管的栅电极125a以及源极区/漏极区121a，从而向沟道区施加拉应力，由此提高电子载流子的迁移率。第二应力膜135覆盖PMOS晶体管的栅电极125b和源极区/漏极区121b，从而向沟道区施加压应力，由此提高空穴载流子的迁移率。
同时，第一应力膜131和第二应力膜135在界面区(III)相遇。根据工艺裕量在界面区内可以包括这样的区域，其中，第一应力膜131和第二应力膜135部分重叠，同时，形成于所述栅电极125c上的接触孔147c设置在所述第一应力膜和第二应力膜之间。图1示出了在所述重叠区内第一应力膜131设置于第二应力膜135的下面。在下文中，将针对在所述重叠区内第一应力膜131设置于第二应力膜135之下提供说明。但是，可以改变所述层叠顺序。
在所述第一应力膜131和第二应力膜135上形成层间绝缘膜140。也就是说，形成层间绝缘膜140使得所述层间绝缘膜没有分割成NMOS晶体管区(I)、PMOS晶体管区(II)和界面区(III)内。例如，所述层间绝缘膜140可以由TEOS(原硅酸四乙酯)、臭氧(O3)-TEOS、USG(未掺杂硅酸盐玻璃)、PSG(磷硅酸盐玻璃)、BSG(硼硅玻璃)、BPSG(硼磷硅酸盐玻璃)、FSG(氟化物硅酸盐玻璃)、SOG(玻璃上旋涂)、TOSZ(tonnen silazane)或其组合形成。
在层间绝缘膜140、第一应力膜131和第二应力膜135内形成接触孔147a、147b和147c，以暴露栅电极125a、125b和125c以及/或者源极区/漏极区121a和121b。例如，在NMOS晶体管区(I)内形成穿过层间绝缘膜140和第一应力膜131的接触孔147a。在PMOS晶体管区(II)内形成穿过层间绝缘膜140和第二应力膜135的接触孔147b。在界面区(III)内形成穿过层间绝缘膜140、第二应力膜135和第一应力膜131的接触孔147c。
同时，如图1所示，优选将接触孔147a、147b和147c的下部设置于栅电极125a、125b和125c或者源极区/漏极区121a和121b的上侧。但是，可以根据制造工艺使通过接触孔147a、147b和147c暴露的栅电极125a、125b和125c或者源极区/漏极区121a和121b的上侧(例如，硅化物膜的上侧)凹陷。关于这一点，可以在所述栅电极或源极区/漏极区的上侧的凹陷部分上提供接触孔147a、147b和147c的下部。此外，通过接触孔147a、147b和147c暴露并因凹陷而具有比处于接触孔147a、147b和147c附近的上侧低的水平高度的栅电极125a、125b和125c或者源极区/漏极区121a和121b的上侧部分的深度在不同的区域内可以是相同或不同的。例如，凹陷部分的深度在NMOS晶体管区(I)和PMOS晶体管区(II)内可以是相同的，但是界面区(III)内的凹陷部分的深度可以大于前述深度。但是，所述凹陷部分的深度不限于此。因此，由于栅电极125a和125b以及源极区/漏极区121a和121b的上侧在NMOS晶体管区(I)和PMOS晶体管区(II)内未凹陷，或者凹陷部分的深度与界面区(III)相比较低，就可以如愿地确保裕量，从而可靠地确保接触，而不会破坏或去除栅电极125a和125b以及源极区/漏极区121a和121b的上侧，例如硅化物膜127a和127b。
接触插塞(contact plug)171、173和175置于接触孔147a、147b和147c内。接触插塞171、173和175电连接至栅电极125a、125b和125c或者源极区/漏极区121a和121b。接触插塞171、173和175可以由诸如钨(W)、铜(Cu)或铝(Al)的金属物质或者诸如导电多晶硅的导电物质构成。
图2是根据本发明另一实施例的半导体器件的截面图。在本实施例中，将省略或者简要描述与图1所示的实施例相同的结构，并主要描述构造差异。
参考图2，根据本实施例的半导体器件与图1的实施例的区别在于，还在第一应力膜131上形成了蚀刻停止膜133。例如，所述蚀刻停止膜133可以由氧化硅膜或LTO(低温氧化物)膜形成。
界面区(III)可以包括这样的区域，其中，第一应力膜131和第二应力膜135部分重叠，并且可以在处于这一界面区的第一应力膜和第二应力膜之间***蚀刻停止膜133。相应地，能够容易地理解，所述重叠区的厚度大于图1所示的实施例中的厚度。同时，图2示出了在第一应力膜131上提供了蚀刻停止膜133的重叠区，将对具有所述重叠区的结构予以说明。但是，可以在第二应力膜135上提供蚀刻停止膜133。在这种情况下，可以改变第一应力膜131和第二应力膜135的层叠顺序。此外，本实施例的变型可以包括形成于第一应力膜131和第二应力膜135二者上的蚀刻停止膜133。
同时，如图2所示，优选将接触孔147a、147b和147c的下部设置于栅电极125a、125b和125c或者源极区/漏极区121a和121b的上侧。但是，可以根据制造工艺使通过接触孔147a、147b和147c暴露的栅电极125a、125b和125c或者源极区/漏极区121a和121b的上侧凹陷。在这种情况下，可以将接触孔147a、147b和147c的下部设置于所述栅电极或者所述源极区/漏极区的凹陷部分上。此外，通过接触孔147a、147b和147c暴露并因凹陷而具有比处于接触孔147a、147b和147c附近的上侧低的水平高度的栅电极125a、125b和125c或者源极区/漏极区121a和121b的上侧部分的深度在不同的区域内可以优选相同或不同。例如，界面区(III)内的凹陷部分的深度可以大于NMOS晶体管区(I)内凹陷部分的深度。但是，所述凹陷部分的深度不限于此。PMOS晶体管区(II)内的凹陷部分的深度可以取决于工艺条件。也就是说，PMOS晶体管区(II)内凹陷部分的深度可以大于或小于界面区(III)内凹陷部分的深度。
同时，在本实施例中，由于在第一应力膜131上提供了蚀刻停止膜133，因此在第一应力膜131和第二应力膜135具有相同的厚度的情况下，那么NMOS晶体管区(I)内第一应力膜131和蚀刻停止膜133的总厚度大于第二应力膜135的厚度。相应地，通过接触孔147a、147b和147c暴露的栅电极125a、125b和125c或者源极区/漏极区121a和121b的上侧的凹陷部分的深度在PMOS晶体管区(II)内与NMOS晶体管区(I)相比可以更大。
为了控制PMOS晶体管区(II)和NMOS晶体管区(I)内凹陷部分的深度，从而使其相同，可以将第二应力膜135形成为厚于第一应力膜131。例如，第二应力膜135的厚度可以与第一应力膜131和蚀刻停止膜133的总厚度基本相同。但是，所述膜厚度不限于此。可以根据蚀刻停止膜133和第二应力膜135的蚀刻选择性控制第二应力膜135的厚度。
在下文中，将对上述半导体器件的制造方法予以说明。
图3到19是图1所示的根据本发明的实施例的半导体器件的制造方法中各步骤的中间结构的截面图。
参考图3，将半导体衬底100划分为NMOS晶体管区(I)、PMOS晶体管区(II)和界面区(III)，并在所述区域内形成隔离膜111，以界定有源区。隔离膜111可以由例如氧化硅膜形成，并采用例如LOCOS(硅的局部氧化)工艺或STI(浅沟槽隔离)工艺执行。由于本领域技术人员已知形成隔离膜111的各种类型的方法，因而将省略对其的详细说明。
同时，图3的截面图仅示出了界面区(III)内隔离膜的形成。但是，不用说，可以只在界面区(III)内形成有源区，或者可以在界面区(III)内既形成隔离膜111又形成有源区。
此外，在形成隔离膜111之前或之后，半导体衬底100的NMOS晶体管区(I)可以包括以低浓度掺杂的p型杂质，半导体衬底100的PMOS晶体管区(II)可以包括以低浓度掺杂的n型杂质，在图中未对其进行图示。例如，在采用P型衬底作为半导体衬底100的情况下，可以向PMOS晶体管区(II)内掺杂n型杂质，以形成n阱。在采用P型衬底作为基础衬底的情况下，可以向NMOS晶体管区(I)内掺杂p型杂质，以形成p阱。
参考图4，在半导体衬底100上形成绝缘物质层和导电物质层。
例如，所述绝缘物质层可以是氧化硅膜。例如，可以通过热氧化工艺、化学气相淀积(CVD)、低压化学气相淀积(LPCVD)或等离子体增强化学气相淀积(PECVD)执行所述应用。
例如，所述导电物质层可以是其内掺杂了n型或p型杂质的多晶硅或金属。例如，可以通过低压CVD(LPCVD)、原子层淀积(ALD)、物理气相淀积(PVD)或金属有机CVD(MOCVD)执行所述应用。在下文中，将描述采用多晶硅作为导电物质的情况。
对所述导电物质层和绝缘物质层构图，以形成栅电极125a、125b和125c以及栅极绝缘膜123。
接下来，在半导体衬底100的有源区内形成源极区/漏极区，在所述栅电极125a、125b和125c以及源极区/漏极区的上侧形成硅化物膜。图5到8示出了所述源极区/漏极区和硅化物膜的形成。参考图5，向NMOS晶体管区(I)的有源区内掺杂低浓度n型杂质(参考附图标记120a)，向PMOS晶体管区(II)的有源区内掺杂低浓度p型杂质(参考附图标记120b)。例如，在掺杂低浓度n型杂质时，采用光致抗蚀剂膜覆盖PMOS晶体管区(II)，从而仅向NMOS晶体管区(I)内掺杂n型杂质。在掺杂低浓度p型杂质时，采用光致抗蚀剂膜覆盖NMOS晶体管区(I)，从而仅向PMOS晶体管区(II)内掺杂p型杂质。
参考图6，在栅电极125a、125b和125c以及栅极绝缘膜123的壁上形成间隔体129。例如，间隔体129可以由氮化硅膜形成。可以在半导体衬底100上层叠氮化硅膜，并且可以执行回蚀(etchback)工艺，以形成间隔体129。将间隔体129布置为暴露栅电极的上侧并使间隔体129的上侧与栅电极125a、125b和125c的上侧处于同一水平面上。在下文中，将描述上述结构。但是，可以使间隔体129凹陷，从而使间隔体的上侧低于栅电极125a、125b和125c的上侧，由此容易地形成硅化物膜。或者，可以将间隔体129形成为覆盖栅电极125a、125b和125c的上侧。
参考图7，向NMOS晶体管区(I)的有源区内掺杂高浓度n型杂质，并向PMOS晶体管区(II)的有源区内掺杂高浓度p型杂质。例如，在掺杂高浓度n型杂质时，采用光致抗蚀剂膜覆盖PMOS晶体管区(II)，并采用掺杂掩模掺杂栅电极125a、125b和125c以及间隔体129，由此仅向NMOS晶体管区(I)的暴露有源区内掺杂高浓度n型杂质。此外，在掺杂高浓度p型杂质时，采用光致抗蚀剂膜覆盖NMOS晶体管区(I)，并采用掺杂掩模掺杂栅电极125a、125b和125c以及间隔体129，由此仅向PMOS晶体管区(II)的暴露有源区内掺杂高浓度p型杂质。结果，形成了包括高浓度掺杂区和低浓度掺杂区的源极区/漏极区121a和121b。
参考图8，对栅电极125a、125b和125c的上侧以及源极区/漏极区121a和121b的暴露的上侧进行硅化(silicidation)。可以在半导体衬底100上形成用于硅化的金属膜，例如，钨(W)、钴(Co)、镍(Ni)、钛(Ti)、钽(Ta)等金属，之后对其进行热处理，以执行硅化。例如，在由多晶硅形成栅电极125a、125b和125c的情况下，可以通过对半导体衬底100的热处理使源极区/漏极区121a和121b的上侧以及栅电极125a、125b和125c的上侧硅化。接下来，可以去除半导体衬底100上未被硅化的用于硅化的金属膜，从而在栅电极125a、125b和125c的上侧以及所暴露的源极区/漏极区121a和121b的上侧形成自对准硅化物膜127a、127b和127c。
接下来，在NMOS晶体管区(I)内形成第一应力膜131，在PMOS晶体管区(II)内形成第二应力膜135。关于这一点，在考虑工艺裕量的情况下第一应力膜131和第二应力膜135设置为在界面区(III)内部分地相互重叠。图9到12示出了更为具体的过程。
参考图9，在图8中的所得结构上形成第一应力膜131a。例如，第一应力膜131a可以是拉应力膜。例如，第一应力膜131a可以由SiN、SiON、SiBN、SiC、SiC:H、SiCOH、SiCN、SiO2或其组合形成。第一应力膜131a可以具有处于大约1到约1000埃(
Figure 2007101531741_1
)的范围内的厚度，并且其可以通过例如CVD(化学气相淀积)、热CVD、PECVD(等离子体增强CVD)或高密度等离子体CVD形成。例如，可以在大约300到大约600℃的温度下以及大约1到10托的压强下通过诸如硅烷(SiH4)的硅源气体以及诸如氨气(NH3)和氮气(N2)的氮源气体形成由SiN构成的第一应力膜131a。可以采用淀积条件或者构成所述膜的物质的成分比控制所层叠的第一应力膜131a的拉应力。例如，可以控制所述应力，使之处于大约0.01到大约5GPa的范围内。
接下来，在所述第一应力膜131a上形成第一光致抗蚀剂图案201。第一光致抗蚀剂图案201覆盖NMOS晶体管区(I)的整个表面，同时暴露PMOS晶体管区(II)。此外，第一光致抗蚀剂图案20 1可以形成为覆盖界面区(III)的栅电极125c的一部分，其优选覆盖整个所述栅电极，以确保工艺裕量，也就是说，彻底覆盖整个NMOS晶体管区(I)。
参考图10，采用第一光致抗蚀剂图案201作为蚀刻掩模蚀刻第一应力膜131a。例如，可以采用干法蚀刻工艺或湿法蚀刻工艺执行所述蚀刻。如图10所示，在NMOS晶体管区(I)内形成第一应力膜(参考附图标记131)，并通过所述蚀刻从PMOS晶体管区(II)去除第一应力膜131a。在界面区(III)内形成第一应力膜(参考附图标记131)，从而使所述第一应力膜与栅电极125c的一部分重叠。接下来，执行灰化工艺或剥离工艺，以去除第一光致抗蚀剂图案201。
参考图11，在图10中的所得结构上形成第二应力膜135a。例如，所述第二应力膜135a可以是压应力膜。例如，与第一应力膜131a类似，第二应力膜135a可以由SiN、SiON、SiBN、SiC、SiC:H、SiCOH、SiCN、SiO2或其组合形成。用于形成第二应力膜135a的工艺可以与用于形成第一应力膜131a的工艺相同。但是，控制第二应力膜135a的淀积条件或者构成所述膜的物质的成分比，从而使第二应力膜135a具有与第一应力膜不同的应力。例如，所述第二应力膜135a的压应力可以是大约-0.01到大约-5GPa。
第二应力膜135a可以具有处于大约1到大约1000
Figure 2007101531741_2
的范围内的厚度。第二应力膜135a的厚度可以优选与第一应力膜131的厚度基本相同。
接下来，在第二应力膜135a上形成第二光致抗蚀剂图案202。第二光致抗蚀剂图案202覆盖PMOS晶体管区(II)的整个表面，同时暴露NMOS晶体管区(I)。此外，第二光致抗蚀剂图案202可以形成为覆盖界面区(III)的栅电极125c的一部分，其优选覆盖整个所述栅电极，以确保工艺裕量，也就是说，彻底覆盖整个PMOS晶体管区(II)。
参考图12，采用第二光致抗蚀剂图案202作为蚀刻掩模蚀刻所述第二应力膜135a。例如，可以采用干法蚀刻工艺或湿法蚀刻工艺执行对第二应力膜135a的蚀刻。如图12所示，在PMOS晶体管区(II)内形成第二应力膜(参考附图标记135)，并通过所述蚀刻从NMOS晶体管区(I)去除第二应力膜135a。在界面区(III)内形成第二应力膜(参考附图标记135)，从而使所述第二应力膜与栅电极121c的一部分重叠。相应地，界面区(III)可以包括重叠区(OA)，其中，第一应力膜131和第二应力膜135在栅电极121c上层叠，从而相互重叠。
参考图13，在图12中的所得结构上形成层间绝缘膜140。例如，层间绝缘膜140可以由TEOS(原硅酸四乙酯)、O3-TEOS、SiO2、SiON、SiOC或其组合形成。例如，可以采用诸如CVD或旋涂的工艺执行所述形成过程。
参考图14，对层间绝缘膜140构图，从而在NMOS晶体管区(I)、PMOS晶体管区(II)和界面区(III)内形成初级接触孔145a、145b和145c。将初级接触孔145a、145b和145c形成为对应于所述区域内的栅电极125a、125b和125c以及/或者源极区/漏极区121a和121b，从而通过其暴露第一应力膜131或第二应力膜135。例如，将NMOS晶体管区(I)的初级接触孔145a形成为通过NMOS晶体管区(I)的初级接触孔145a暴露第一应力膜131，并且通过PMOS晶体管区(II)的该初级接触孔145b暴露第二应力膜135。就第一应力膜131和第二应力膜135在界面区(III)内重叠的情况而言，可以将初级接触孔145c形成为通过该初级接触孔145c暴露设置于所述重叠区(OA)的上层上的第二应力膜135。
可以利用例如光致抗蚀剂图案，通过光刻工艺对层间绝缘膜140构图。例如，可以采用干法蚀刻工艺或湿法蚀刻工艺执行所述蚀刻。可以优选采用干法蚀刻。在所采用的蚀刻气体或蚀刻剂对层间绝缘膜140的蚀刻选择性高于对第一应力膜131和第二应力膜135的蚀刻选择性的情况下，第一应力膜131和第二应力膜135可以在对层间绝缘膜140的蚀刻过程中起到工艺停止器(stopper)的作用。
参考图15，采用含有有机材料的填充材料150填充初级接触孔145a、145b和145c。可以优选采用具有有利的缝隙填充能力并且能够充分填充相对窄且深的初级接触孔的有机材料作为填充材料150。所述有机材料的例子可以包括SOP(spin on polymer：聚合物上旋涂)。例如，所述有机材料可以包括基于聚芳醚腈的材料(polyarylene ether-based material)、基于聚甲基丙烯酸甲酯的材料(polymethamethylacrylate-based material)和基于乙烯醚甲基丙烯酸酯的材料(vinylether methacrylate-based material)。此外，可以采用用于底部抗反射涂层(anti-reflective coating：BARC)的典型有机材料作为填充材料150，其中，在光刻处理过程中形成光致抗蚀剂膜之前层叠所述底部抗反射涂层(BARC)。但是，所述填充材料不限于上述例子。
参考图16，彻底去除放置到初级接触孔145a、145b和145c内的填充材料150，以暴露界面区(III)的第二应力膜135。例如，可以采用回蚀工艺或灰化工艺执行这一步骤。关于这一点，要将填充材料150去除到不会暴露NMOS晶体管区(I)的第一应力膜131和PMOS晶体管区(II)的第二应力膜135的程度。也就是说，如果以恒定去除速度连续去除放置在初级接触孔145a、145b和145c内的填充材料150，那么将首先暴露第一应力膜131与第二应力膜135重叠处的界面区(III)的第二应力膜135，因为该第二应力膜135最高。关于这一点，在暴露第二应力膜135之后停止所述回蚀工艺或灰化工艺，从而只是有选择地暴露界面区(III)内的第二应力膜135。填充材料152仍然存留在NMOS晶体管区(I)和PMOS晶体管区(II)的初级接触孔145a和145b内。
例如，可以采用界面区(III)的第二应力膜135作为工艺停止器，由此执行所述回蚀或灰化工艺。但是，所述工艺停止器不限于上述例子。例如，可以采用时间控制或端点探测器(EPD)停止所述回蚀工艺或灰化工艺。
参考图17，从界面区(III)去除暴露的第二应力膜135。可以采用干法蚀刻或湿法蚀刻执行对暴露的第二应力膜135的去除。关于这一点，采用对第二应力膜135的蚀刻选择性高于对层间绝缘膜140和填充材料152的蚀刻选择性的蚀刻气体或蚀刻剂，从而有选择地仅去除所暴露的第二应力膜135。例如，所述蚀刻选择性可以是大约20∶1或更高。
如果在去除第二应力膜135之后暴露了第一应力膜131，那么将停止蚀刻，以形成通过其暴露第一应力膜131的初级接触孔146c。可以采用第一应力膜131作为工艺停止器使蚀刻停止。但是，在它们的蚀刻选择性差异不明显时，可以采用上述时间控制或端点探测器。同时，在本实施例的变型中，可以去除一部分第二应力膜135，从而不通过初级接触孔146c暴露第一应力膜131。
接下来，去除存留在NMOS晶体管区(I)的接触孔以及PMOS晶体管区(II)的初级接触孔145a和145b内的所有填充材料152。例如，可以采用氧(O2)等离子体灰化工艺、基于氢(基于H2)的等离子体灰化工艺或回蚀工艺(参考附图标记210)去除填充材料152。但是，所述去除工艺不限于此。
参考图18，去除填充材料152，从而通过NMOS晶体管区(I)的初级接触孔145a暴露第一应力膜131，通过PMOS晶体管区(II)的初级接触孔145b暴露第二应力膜135。在去除填充材料150之后，可以采用例如有机溶剂冲洗初级接触孔145a、145b和145c，以便从初级接触孔145a、145b和145c去除颗粒。
参考图19，从NMOS晶体管区(I)和界面区(III)去除暴露的第一应力膜131，从PMOS晶体管区(II)去除暴露的第二应力膜135，以形成通过其在不同区域内暴露栅电极125a、125b和125c以及/或者源极区/漏极区121a和121b的接触孔147a、147b和147c。例如，可以采用干法蚀刻或湿法蚀刻执行第一应力膜131和第二应力膜135的去除。可以优选采用对第一应力膜131和第二应力膜135的蚀刻选择性彼此相同的蚀刻气体或蚀刻剂执行所述蚀刻。
如果在图9和11所示的步骤中层叠的第一应力膜131和第二应力膜135的厚度基本上彼此相等，那么NMOS晶体管区(I)和界面区(III)中暴露的第一应力膜131的厚度可以与PMOS晶体管区(II)中暴露的第二应力膜135的厚度基本相同。相应地，如果采用对第一应力膜131和第二应力膜135的蚀刻速率彼此相同的蚀刻气体或蚀刻剂，那么将在不同的区域内同时形成接触孔147a、147b和147c。也就是说，由于不必通过对已经形成的接触孔进行过蚀刻而在不同的区域内形成所有的接触孔147a、147b和147c，因而可以防止栅电极125a、125b和125c以及/或者源极区/漏极区121a和121b受到破坏。例如，防止破坏或去除位于栅电极125a、125b和125c以及源极区/漏极区121a和121b的上侧的硅化物膜127a、127b和127c。由此，改善了接触特性。
同时，为了从接触孔区域147a、147b和147c去除所有的第一应力膜131和第二应力膜135，可以在计算出的蚀刻时间之外再执行预定时间的蚀刻。在这一步骤中，可以使栅电极125a、125b和125c以及源极区/漏极区121a和121b的暴露的上侧部分地凹陷。NMOS晶体管区(I)、PMOS晶体管区(II)和界面区(III)的凹陷部分的深度优选彼此相同。但是，在图17所示的步骤中，在执行额外的蚀刻，从而完全去除界面区(III)的第二应力膜135的情况下，可以使设置于所述第二应力膜之下的第一应力膜131的部分凹陷，以降低厚度。因此，可以在形成NMOS晶体管区(I)或PMOS晶体管区(II)内的接触孔147a和147b以暴露栅电极125a和125b之前形成界面区(III)的接触孔147c。也就是说，与其他区域相比界面区(III)的栅电极125c暴露于蚀刻工艺的时间可较长。相应地，与其他区域相比，所述凹陷部分的深度可以更大。但是，即使执行了额外的蚀刻，栅电极125a、125b和125c以及源极区/漏极区121a和121b的上侧的凹陷部分的深度也比未预先去除第二应力膜135的情况下更低。因此，改善了接触特性。
再来看图1，接触孔147a、147b和147c内形成接触插塞171、173和175。接触插塞171、173和175由诸如W、Cu或Al的金属物质或者诸如导电多晶硅的导电物质构成。可以采用例如低压CVD(LPCVD)、原子层淀积(ALD)、物理气相淀积(PVD)、金属有机CVD(MOCVD)、电解电镀或无电电镀，利用上述物质形成接触插塞171、173和175。如有必要，可以执行诸如CMP(化学机械抛光)或回蚀的平面化工艺，直到暴露层间绝缘膜140的表面为止，由此制造图1所示的半导体器件。
图20到22是图1所示的根据本发明另一实施例的半导体器件的制造方法中各步骤的中间结构的截面图。根据本实施例的半导体器件的制造方法与图3到19中的实施例的区别在于，采用无机材料作为填充初级接触孔的填充材料。
例如，除了在NMOS晶体管区(I)、PMOS晶体管区(II)和界面区(III)内形成初级接触孔之后的步骤之外，根据本实施例的半导体器件的制造方法与图3到14的实施例中相同。参考图20，采用由无机材料构成的填充材料160填充初级接触孔145a、145b和145c。可以采用具有有利的缝隙填充能力并且由于对所述填充材料周围的层间绝缘膜140的蚀刻选择性高从而能够在后续工艺中容易地去除的材料作为所述无机材料。例如，可以采用基于HSQ(hydrogensilsesquioxane-based：基于氢倍半硅氧烷)的材料或者基于MSQ(methyl silsesquioxane-based：基于甲基倍半硅氧烷)的材料。
参考图21，去除放置到初级接触孔145a、145b和145c内的填充材料160，以暴露界面区(III)的第二应力膜135。采用回蚀工艺执行所述去除。关于这一点，优选采用对填充材料160的蚀刻选择性高于对层间绝缘膜140的蚀刻选择性的蚀刻气体。例如，所述蚀刻选择性的比值可以为10∶1左右或更高，优选为20∶1左右或更高。其他条件与图1 6所示的步骤中基本相同。
参考图22，从界面区(III)去除暴露的第二应力膜135。例如，可以采用干法蚀刻或湿法蚀刻执行暴露的第二应力膜135的去除。关于这一点，可以采用对第二应力膜135的蚀刻选择性高于对层间绝缘膜140和填充材料162的蚀刻选择性的蚀刻气体或蚀刻剂，从而有选择地仅去除所暴露的第二应力膜135。
接下来，彻底去除存留在NMOS晶体管区(I)的初级接触孔145a以及PMOS晶体管区(II)的初级接触孔145b内的填充材料162。例如，可以采用湿法去除工艺执行填充材料162的去除，在所述湿法去除工艺中，采用具有高选择性的蚀刻剂去除填充材料162。例如，可以利用采用去离子水以大约100∶1或更高的比率稀释的氟化氢(HF)溶液、作为氟化铵(NH4F)、HF和去离子水的混合溶液的BOE(缓冲氧化物蚀刻剂)或者含有二甲基乙酰胺(dimethylacetylamide)的有机溶液，通过浸渍处理执行所述湿法蚀刻。如图18、图19和图1所示执行后续过程，以制造所述半导体器件。
图23到27是图2所示的根据本发明的实施例的半导体器件的制造方法中各步骤的中间结构的截面图。在本实施例中，将省略对与图3到19的实施例中相同或者可以从图3到19的实施例容易地类推的中间结构的说明，并主要说明构造差异。
除了对栅电极和源极区/漏极区的上侧硅化之后的处理之外，根据本实施例的半导体器件的制造方法与图3到8的实施例中基本相同。参考图23，形成第一应力膜131和蚀刻停止膜133a。通过与图9的实施例相同的程序形成第一应力膜131。例如，蚀刻停止膜133a可以由诸如LTO膜的氧化硅膜形成。接下来，在蚀刻停止膜133a上形成第三光致抗蚀剂图案211。第三光致抗蚀剂图案211与图9的第一光致抗蚀剂图案201基本相同，只是第三光致抗蚀剂图案211形成于蚀刻停止膜133a上。
参考图24，在采用第三光致抗蚀剂图案211作为蚀刻掩模对蚀刻停止膜133a和第一应力膜131构图之后，去除第三光致抗蚀剂图案211。接下来，如图11和12所示，在所得结构上形成第二应力膜135，并执行构图。关于这一点，可以将第二应力膜135的厚度控制为比第一应力膜131的厚度大蚀刻停止膜133的厚度。但是，第二应力膜的厚度不限于此。接下来，形成层间绝缘膜140，形成初级接触孔145a、145b和145c，采用填充材料152填充初级接触孔145a、145b和145c，并去除填充材料152，以暴露第二应力膜135。这些步骤与图13到16中基本相同，只是蚀刻停止膜133形成于第一应力膜131的上侧上。相应地，第一应力膜131、蚀刻停止膜133和第二应力膜135在界面区(III)的暴露区域内重叠。
参考图25，从界面区(III)去除暴露的第二应力膜135。这一步骤与图17中基本相同。但是，这一步骤与图17的区别在于，采用蚀刻停止膜133作为停止器执行第二应力膜135的去除。相应地，可以稳定地控制蚀刻。接下来，彻底去除存留在NMOS晶体管区(I)的接触孔145a以及PMOS晶体管区(II)的初级接触孔145b内的填充材料152。
参考图26，填充材料152被去除，从而通过NMOS晶体管区(I)的初级接触孔145a暴露蚀刻停止膜133，通过PMOS晶体管区(II)的初级接触孔145b暴露第二应力膜135。在去除填充材料152之后，可以采用例如有机溶剂冲洗初级接触孔145a、145b和145c，以便从初级接触孔145a、145b和145c去除颗粒。
参考图27，从NMOS晶体管区(I)和界面区(III)去除暴露的蚀刻停止膜133和第一应力膜131，从PMOS晶体管区(II)去除暴露的第二应力膜135，以形成通过其在不同区域内暴露栅电极125a、125b和125c以及/或者源极区/漏极区121a和121b的接触孔147a、147b和147c。关于这一点，由于在第一应力膜131上提供了蚀刻停止膜133，因而可以看出，与图19所示的实施例相比，减小了界面区(III)的栅电极125c以及NMOS晶体管区(I)的栅电极125a和源极区/漏极区121a的上侧的凹陷部分的深度。此外，如果将第二应力膜135设置为比第一应力膜131厚，并控制包括蚀刻气体的蚀刻条件，从而使彻底蚀刻掉NMOS晶体管区(I)内的蚀刻停止膜133和第一应力膜131所需的时间与蚀刻掉PMOS晶体管区(II)内的第二应力膜135所需的时间相同，那么可以将所述凹陷部分的深度控制为在不同的区域内是相同的。
接下来，在接触孔147a、147b和147c内形成接触插塞171、173和175，以制造图2所示的半导体器件。
同时，在本实施例中，采用有机材料作为填充材料152。但是，也可以类似于图20到22的实施例采用无机材料。
在根据本发明的实施例的半导体器件和所述半导体器件的制造方法中，首先在形成接触孔的过程中去除具有相对更高厚度的第一应力膜与第二应力膜的重叠区。由此，可以控制应力膜，从而使所要去除的应力膜的厚度基本相同。相应地，可以减少因形成接触孔而对下部结构，例如栅电极的上侧和源极区/漏极区的上侧造成的破坏。因此，可以改善半导体器件的接触特性，并提高其可靠性。
到此已经完成了对本发明的示范性实施例的说明，还要指出的是，对于本领域技术人员而言显然可以在不背离由权利要求界定的本发明的精神和范围的情况下做出各种修改。

Claims (20)

1.一种制造半导体器件的方法，所述方法包括：
形成第一应力膜，覆盖半导体衬底的第一晶体管区的第一栅电极和第一源极区/漏极区以及处于所述第一晶体管区和第二晶体管区之间的界面区的第三栅电极的至少一部分；
形成第二应力膜，覆盖所述半导体衬底的所述第二晶体管区的第二栅电极和第二源极区/漏极区，并且与位于所述界面区的所述第三栅电极上的所述第一应力膜的至少一部分重叠；
在所述半导体衬底上形成层间绝缘膜；
对所述层间绝缘膜构图，以形成暴露位于所述第一栅电极和第一源极区/漏极区上的所述第一应力膜以及位于所述第二和第三栅电极以及所述第二源极区/漏极区上的所述第二应力膜的多个初级接触孔；
用填充材料填充所述多个初级接触孔；
去除所述填充材料，以暴露所述界面区内的所述第二应力膜，同时使所述填充材料在所述第一晶体管区和第二晶体管区的所述初级接触孔内余留；
去除所述界面区的暴露的第二应力膜；
去除所述余留的填充材料，以暴露所述第一晶体管区的所述第一应力膜和所述第二晶体管区的所述第二应力膜；以及
去除所暴露的第一应力膜和第二应力膜，以形成暴露所述第一、第二和第三栅电极以及所述第一和第二源极区/栅极区的多个接触孔。
2.根据权利要求1所述的方法，其中：
所述填充材料由有机材料形成；并且
采用回蚀工艺或灰化工艺执行对所述填充材料的去除。
3.根据权利要求2所述的方法，其中，所述有机材料为基于聚芳醚腈的材料、基于聚甲基丙烯酸甲酯的材料或者基于乙烯醚甲基丙烯酸酯的材料。
4.根据权利要求1所述的方法，其中：
所述填充材料由无机材料形成；并且
采用湿法刻蚀工艺执行对所述填充材料的去除。
5.根据权利要求4所述的方法，其中，所述无机材料为基于氢倍半硅氧烷HSQ的材料或者基于甲基倍半硅氧烷MSQ的材料。
6.根据权利要求1所述的方法，其中：
第一晶体管为n沟道金属氧化物半导体NMOS晶体管；并且
第二晶体管为p沟道金属氧化物半导体PMOS晶体管。
7.根据权利要求6所述的方法，其中：
所述第一应力膜具有0.01到5GPa的拉应力；并且
所述第二应力膜具有-0.01到-5GPa的压应力。
8.根据权利要求1所述的方法，其中，所述第一应力膜和第二应力膜由氮化硅SiN、氮氧化硅SiON、氮化硅硼SiBN、碳化硅SiC、氢化碳化硅SiC:H、氢化氧碳化硅SiCOH、氮碳化硅SiCN、二氧化硅SiO2或其组合形成。
9.根据权利要求8所述的方法，其中，所述第一应力膜和第二应力膜的厚度为1到1000埃。
10.根据权利要求9所述的方法，其中，所述第一应力膜的厚度与所述第二应力膜的厚度基本相同。
11.根据权利要求1所述的方法，还包括：
在所述第一应力膜上形成蚀刻停止膜，
其中，所述界面区的所述第一应力膜的去除包括去除所述蚀刻停止膜和所述第一应力膜。
12.根据权利要求11所述的方法，其中，所述第二应力膜比所述第一应力膜厚。
13.根据权利要求1所述的方法，其中，所述第一、第二和第三栅电极以及所述第一和第二源极区/漏极区具有包括硅化物膜的上侧。
14.根据权利要求1所述的方法，其中，所述层间绝缘膜由TEOS、O3-TEOS、SiO2、SiON、SiOC或其组合形成。
15.一种半导体器件，包括：
半导体衬底，包括具有第一栅电极和第一源极区/漏极区的第一晶体管区、具有第二栅电极和第二源极区/漏极区的第二晶体管区以及设置在所述第一晶体管区和第二晶体管区之间并具有第三栅电极的界面区；
第一应力膜，覆盖所述第一晶体管区的所述第一栅电极和第一源极区/漏极区以及所述界面区的所述第三栅电极的至少一部分；
第二应力膜，覆盖所述第二晶体管区的所述第二栅电极和第二源极区/漏极区，并且与位于所述界面区的所述第三栅电极上的所述第一应力膜的至少一部分重叠；
形成于所述第一和第二应力膜上的层间绝缘膜；
在所述第一晶体管区内穿过所述层间绝缘膜和所述第一应力膜形成从而暴露所述第一栅电极和所述第一源极区/漏极区的多个第一接触孔；
在所述第二晶体管区内穿过所述层间绝缘膜和所述第二应力膜形成从而暴露所述第二栅电极和所述第二源极区/漏极区的多个第二接触孔；以及
在所述界面区内穿过所述层间绝缘膜、第二应力膜和第一应力膜形成从而暴露所述第三栅电极的第三接触孔，
其中，所述第一和第三栅电极的上侧是凹陷的从而形成凹陷部分，在其中形成了所述第三接触孔的所述第三栅电极的所述凹陷部分的深度大于或等于其中形成了所述第一接触孔的所述第一栅电极的所述凹陷部分的深度。
16.根据权利要求15所述的半导体器件，其中：
第一晶体管为n沟道金属氧化物半导体NMOS晶体管；并且
第二晶体管为p沟道金属氧化物半导体PMOS晶体管。
17.根据权利要求16所述的半导体器件，其中：
所述第一应力膜具有0.01到5GPa的拉应力；并且
所述第二应力膜具有-0.01到-5GPa的压应力。
18.根据权利要求15所述的半导体器件，其中，所述第一应力膜和第二应力膜由SiN、SiON、SiBN、SiC、SiC:H、SiCOH、SiCN、SiO2或其组合形成。
19.根据权利要求15所述的半导体器件，还包括：
形成于所述第一应力膜上的蚀刻停止膜，
其中，穿过所述层间绝缘膜、蚀刻停止膜和第一应力膜形成所述第一接触孔，穿过所述层间绝缘膜、第二应力膜、蚀刻停止膜和第一应力膜形成所述第三接触孔。
20.根据权利要求19所述的半导体器件，其中，所述第二应力膜比所述第一应力膜厚。
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