TWI427930B - 位準偏移器電路及用於實作位準偏移的方法 - Google Patents

Description

位準偏移器電路及用於實作位準偏移的方法

本發明概有關於電路架構或拓樸，此者提供具有大致獨立於輸入信號之工作週期的效能之位凖偏移器，而該等輸入信號係經電容耦接至該位凖偏移器。

在半導體製造技術上的進展獲致各種電路元件，例如像是運用在構成積體電路之場效電晶體，的實體維度持續降低。而該等電路元件的較小維度又可供以將相較於昔日可行者而為更多的電晶體整合至一單一晶片上。

即如在積體電路領域所眾知者，縮小電路元件的維度，並且尤其是場效電晶體(FET)的維度，通常會要求相對應地降低電力供應電壓，藉此避免在該積體電路內的電場強度，此者或會導致介電崩潰，或是其他的負面效應。此外，具有微小維度之電晶體易於具有顯著的溢漏電流或是次門檻電導。因此，為將具有大量微小，亦即「溢漏性」，電晶體之積體電路的耗電量維持在一合理位準，即常見為降低電力供應電壓。

即使是在其中不致發生溢漏及介電崩潰的環境下，熟諳積體電路設計技藝之人士亦認知到降低對一電路的供應電壓會是在減少耗電量方面的一項顯著因素。

而回應於各種動機，像是如前所述者，一直持續有一降低電力供應電壓的趨勢。此項趨勢之一結果即為許多系統或應用程式具有要求不同電壓供應的各式電路。例如，一系統可能具有一些運作於5伏特的元件，以及一些其他運作於3.3伏特者。類似地，一單一積體電路於其內或會具有一些按不同電壓，例如3.3伏特及1.8伏特，而運作的局部。將可瞭解到或會需要將一在一電壓供應領域中所產生之信號予以位準偏移，藉此與在一不同電力供應領域中運作之電路進行適當的互動。

現已開發出各種位準偏移電路，藉此提供上述的位凖偏移功能性。不幸地，擁有H橋接組態而具經電容耦接之輸入信號的傳統位凖偏移器之一缺點，在於此位凖偏移器之效能係與該等輸入信號的工作週期相關。

所需要者即為用以提供具電容耦接輸入之位凖偏移器的方法與設備，此者具有大致獨立於該等輸入信號之工作週期的效能特徵。

簡言之，一種可提供一大致獨立於一輸入信號之工作週期的位準偏移器之線路架構或拓樸，其中含有場效電晶體之H橋接排置；一對經電容耦接之輸入終端，此等經連接至高側(亦即經連接至正電力供應)電晶體之間極；一對電壓分壓器，以設定在該等高側電晶體之閘極處的偏壓，其中各個電壓分壓器之一側係經耦接於該電力供應節點，而各個電壓分壓器之另一側則是經跨越耦接於該H橋接之相對側的輸出節點。

在本發明之進一步特點中，該等高側電晶係經選擇以為體積微小而獲致極微的C_ISS ,，如此又可讓該等耦接電容器的電容值為遠大於該C_ISS 值，藉此提供高位準的耦接處理，而該等電容器之實體大小為足夠微小，以使得與該H橋接電晶體整合在相同的積體電路上成為可行。

一般說來，本發明是有關於將一低電壓數位信號以電容方式位準偏移至一高電壓PFET閘極驅動，像是一H橋接之高側，的電路及方法，而按此方式，該閘極驅動之DC值大致上是獨立於該數位輸入信號的工作週期。可將本發明之各種具體實施例加以組態設定，藉此將該等邏輯信號的電壓位準自一電力供應值偏移至另一者。

在此對於「單一具體實施例」、「其一具體實施例」或類似表述之參照說明意思是一關聯於該具體實施例所描述之特定特性、結構、操作或特徵係經納入在本發明的至少一具體實施例之內。從而，在此該等語句或或列述之出現並不必然地皆參照於相同的具體實施例。此外，可按任何適當方式，將各種特定的特性、結構、操作或特徵合併在一或更多項具體實施例之內。

術語

該等積體電路(IC)、半導體裝置、單石裝置、微電子裝置及晶片之詞彙在電子領域裡通常是可互換使用。本發明可適用於所有上述各者，因為該等在該領域中可概獲瞭解。

即如在此所用者，基板是指一種實體物件，此者係一基本工件，而可藉由各種製程作業轉換成所欲之微電子組態。亦可將一基板稱為一晶圓。晶圓可為由半導體、非半導體，或是半導體與非半導體組合之材料所製成。

即如在此所用者，FET是指氧化金屬半導體場效電晶體(MOSFET)。這些電晶體又稱為絕緣閘極場效電晶體(IDFET)。即如在此所用者，NFET是指一n通道FET，而PFET則是指一p通道FET。

該詞彙「閘極」具有情境敏感性，並且在當描述積體電路時此者可按兩種方式加以運用。即如在此所用者，在當運用於電晶體電路組態情境之下時，閘極是指一個三終端FET的絕緣閘極終端，而當用於一邏輯閘極情境之下時，閘極則是一為以實作一任意邏輯功能的電路。注意到，當考量到該半導體本體時，可將一FET視為是一個四終端裝置。

源極/汲極(S/D)終端是指一FET的終端，在一電場的影響下可於此等之間出現導體性，而後續於在一因施加於該閘極終端之電壓所造成的電場影響下該半導體表面之反轉結果。一般說來，該等源極與汲極終端係經製造而使得該等為幾何性地對稱。藉由源極與汲極終端的幾何對稱性，常常是將該等終端稱為源極/汲極終端，並且在此是採用此命名法。當該FET運作於一電路內時，設計者經常是依照待施加於終端之電壓，而將一特定源極/汲極終端指定為一「源極」或一「汲極」。通常，對於一NFET而言，是將兩個S/D終端指定為汲極與源極以分別地耦接於一較高正性及較低正性之電壓供應，而對於一PFET來說，是將兩個S/D終端指定為源極與汲極以分別地耦接於一較高正性及較低正性之電壓供應。

P驅動器係在半導體業界裡用以指稱一拉起PFET的另一表示方式。

終端是指一連接點。通常是將輸出或輸出終端耦接於輸入或輸入終端，藉以傳播信號。

背偏壓係概略指稱從p＋或n＋接合至其個別基板的電壓。即如在此運用於該等電路範例之內者，該背偏壓是按如一p＋接合而相對於接地之電壓，對其中設駐該p＋接合之n型基板(通常是一電井)而相對於接地之電壓所測得。其他具有大致相同意義的詞彙為基板偏壓、基板電壓、電井偏壓、電井電壓、逆偏壓及逆電壓。

H橋接有時稱為「全橋接」，此者係一驅動結構，可用於D類型放大器、馬達驅動器、切換電力供應器及其他電路。一般說來，在橋接內有有四項切換元件。這四項元件或切換器係按組對方式所開啟，即左上及右下或者是左下及右下，然兩者切換器絕不會在該橋接的相同「側」。若位於一橋接之同側的兩者切換器被開啟，則會於該電力供應與接地節點之間產生一短路，或是至少一具相當低電阻的路徑。

現參照第1圖，其中顯示一傳統H橋接的略圖表示。一第一電阻器105係經耦接於一電力供應節點113(Vdd)與一節點123之間；並且一第二電阻器107係經耦接該節點123與一接地節點之間。一第一電容器109係經耦接於該節點123及一第一輸入節點111之間。一第一PFET 101係經源極至汲極耦接於該Vdd 113與一節點115之間。該PFET 101的閘極係經耦接於該節點123。一第一NFET 103係經汲極至源極耦接於該節點115及接地之間。一第三電阻器106係經耦接於該Vdd 113與該節點124之間；以及一第四電阻器108係經耦接於該節點124與接地之間。一第二電容器110係經耦接於該節點124及一第二輸入節點112之間。一第二PFET 102係經源極至汲極耦接於該Vdd 113與一節點116之間。該PFET 102的閘極係經耦接於該節點124。一第二NFET 104係經汲極至源極耦接於該節點116及接地之間。一第五電阻器125係經耦接於該等節點115及116之間。將可瞭解該電阻器125代表一對於該H橋接的負載阻抗。例如，若是將第1圖之H橋接用來作為一馬達驅動器，則將會是連接一電子馬達以取代該電阻器125。

仍參照第1圖，在節點111處提供信號117，並且在節點122處提供信號120。而就以計時與電壓振幅(swing)而言，該等信號117及120為大致相等。在節點112處提供輸入信號118，並且在節點121處(該NFET 102的閘極)提供輸入信號119。在節點122處(該NFET 104的閘極)提供信號120。就以計時與電壓振幅而言，該等信號118及119亦為大致相等。注意到該等信號119及120相對於彼此約為差分；並且類似地，該等信號117及118相對於彼此約為差分。可利用，亦即開啟，四項驅動FET 101、102、103、104的各種組合，藉以將該負載阻抗102耦接於該電力供應與接地之間。經施加於該負載阻抗125之電壓的極性係依照該等輸入驅動信號117、118的極性而定，這些基本上相對彼此為180度離出相位，並且通常是重複性而具有會變化的工作週期。類似地，信號119、120基本上亦為相對彼此180度離出相位，並且通常是重複性而具有會變化的工作週期。驅動信號117及120略有不同，即如信號119及118。其差異是在於邊緣計時，如此進行之目的係為以避免同時地開啟FET 101與103或者是FET102與104。此計時關係在此欄位內長久以來是被稱為「非重疊計時」。

仍參照第1圖，當輸入信號117為低位且輸入信號120為高位時，即開啟該等FET 101及104，並因而將該節點115拉起至該供應電壓，同時將該節點116拉至接地。注意到本發明並不將該供應電壓(Vdd)限制在任何特定數值，並且各種具體實施例可經連接至具有僅數伏特之供應電壓至具有數百伏特之供應電壓。當輸入信號118為低位且輸入信號119為高位時，即開啟FET 102及103，並因而將節點115拉至接地，同時將節點116拉至該供應電壓Vdd。按此方式，該H橋接(FET 101、102、103、104)即可跨於該負載125而複製該輸入驅動信號，然具有較大的電壓振幅。通常，在正常情況下該電阻器105的電阻值是等於該電阻器106的電阻值，並且在正常情況下該電阻器107的電阻值是等於該電阻器108的電阻值。

仍參照第1圖，考慮並說明一範例，其中V1＝5伏特(亦即該等輸入信號的電壓振幅)，並且Vdd＝25伏特。在此情況下，節點123及124會通常是經偏壓至一由Vdd＝V1所定義的電壓，或是22.5伏特。當該等輸入信號的工作週期為50%時，此電路排置可良好運作。然而，當該等輸入信號的工作週期移離於50%時，節點123及124會被嚴重地去偏壓，這通常是導致無法將該等FET 101及102完全地開啟或關閉。此效能限制為顯著，因為這會限制輸入工作週期的可用範圍，並且可能會造成FET內的過消散問題。克服此項限制的傳統方式是需要複雜的驅動介面電路。

現參照第2圖，其中顯示一根據本發明之電路。第2圖之電路的元件與第1圖中所顯示者相同，然而該等元件的互連方式有所差別。更詳細地說，該電阻器107係經連接於節點123與節點116之間，而非如第1圖的傳統排置所顯示般在節點123與接地之間。類似地，電阻器108係經耦接於節點124與節點115之間，而非如第1圖的傳統排置所顯示般在節點124與接地之間。這種電路元件的重新組態可提供為將該等節點123及124穩定於輸入信號117、118、119及120之工作週期變化所需要的校正。

仍參照於第2圖，就以輸入信號工作週期變化而言，可按一特定方式，藉由選擇電阻器107、105的除分比例，以及電阻器108、106者，以達到該偏壓穩定。考慮下列定義：R107為電阻器107的電阻值R105為電阻器105的電阻值R108為電阻器108的電阻值R106為電阻器106的電阻值C109為電容器109的電容值C110為電容器110的電容值Vdd為H橋接電力供應的值V1為電壓信號117、118、119及120的邏輯高位值

現在，C109及C110係經選擇為遠大於PFET 101及102的C_ISS 值。因此，基本上信號117之100%信號大小係經耦接於節點123，並且基本上信號118之100%信號大小係經耦接於節點124。若將該分壓器比例R105/(R107＋R105)以及該分壓器比例R106/(R108＋R106)選定為等於V1/Vdd，則對於節點123及124的AC(高頻率)解決方式是與對於這些節點的DC(低頻率)解決方式相同。該高頻率路徑是由電容器109及110所提供。該低頻率路徑是由電阻器107及108所提供。該等電阻器105、106、107、108的阻抗位準(比例調整)可為相當地高。(R105 | | R107)*C109的時間常數需要足夠緩慢，因而該電容器109在通常會是數百kHz至數MHz之輸入信號重複週期的過程中並不會顯著地放電。

現參照第3圖，其中顯示一根據本發明之位準偏移器電路300。在此處的說明性範例裡，一具有一1.8伏特電壓振幅的輸入係經位準偏移處理，因而該電壓振幅為3.3伏特。Vin及/Vin為差分輸入信號；並且Vo及/Vo為差分輸出信號。由於第3圖的電晶體可為非常微小，因此其C_ISS 將會是極度微小。有鑑於此，所顯示的兩個電容器可為足夠微小(即如數百毫微微(femto)法拉)，使得確能實際地將該等電晶體整合於相同的積體電路上。注意到在一排置中可將所顯示之電阻器值(50 KΩ及41 KΩ)予以切換，藉此自3.3伏特轉換，或位準偏移，至1.8伏特。本發明的各式具體實施例適合於至少運用在差分數位信號上，並且對於經任意選定之位準偏移幅值(magnitude)，可提供大致獨立於輸入信號之工作週期的效能。

即如可自第3圖看出，一位準偏移器300的CMOS實作含有一第一PFET 302，此者係經源極至汲極耦接於一第一電力供應節點與節點324之間。一第一NFET 304，此者係經汲極至源極耦接於該節點324與接地之間。一第二PFET 306係經源極至汲極耦接於該第一電力供應節點與節點326之間。一第二NFET 308係經汲極至源極耦接於該節點326與接地之間。一第一電阻器310係經耦接於該第一電力供應節點與一節點322之間。一第二電阻器318係經耦接於節點322與節點326之間。該等節點310及318一起構成一電壓分壓器，而在操作上可用來在節點322處(亦即該PFET 302的閘極電極)產生一偏壓。一第一電容器312係經耦接於一節點330及一節點322之間，藉此提供一將一輸入信號電容耦接於該PFET 302之閘極電極上的方式。一第三電阻器314係經耦接於該第一電力供應節點及一節點328之間。一第四電阻器320係經耦接於節點328與節點324之間。該等電阻器314及320一起構成一電壓分壓器，並且在操作上可運作以在節點328處(亦即該PFET 306的閘極電極)產生一偏壓。一第二電容器316係經耦接於一節點332及節點328之間，藉此提供一將一輸入信號電容耦接於該PFET 306之閘極電極上的方式。

當在操作時，如第3圖之說明性具體實施例內所顯示的第一電力供應節點相對於該接地節點具有一名目值3.3伏特。該等在節點330及332處所供應之輸入信號具有相對於該接地節點0到1.8伏特的名目範圍。將可瞭解這些電壓值係為示範性目的，並且本發明並不受限於任何特定電壓值。

該位準偏移器電路300適合經實作為一積體電路的一部分。將可瞭解眾知的電子電路元件，像是電阻器及電容器，可經建構於積體電路內。

藉由說明而非限制，第3圖所示之電阻器可經實作如聚晶矽質節段，而其內可為具或無離子植入；以及聚晶矽質而於其上構成有一矽化物層，並具任何適當金屬，這包含，然不限於此，鉬、鈷及鎳。電阻器亦可為由該基板之摻質範圍所構成(即如在該基板內或一電井內之接合，或是一電井本身，而無論是否由植入擴散所構成皆同)。注意到該基板或電井雖概自像是矽質之單晶半導體材料所構成，然本發明進一步考量到使用非晶態半導體材料，例如像是非晶態矽質；以及多孔半導體材料，例如像是多孔矽質，其中可構成電阻性元件。當該等FET經偏壓而准允至少部分的電流流動時，亦可利用該等FET以作為電阻器。將可瞭解，對於流經汲極與源極之電流而言，可概將該等FET視為具有一線性及非線性操作範圍，而按如一其間之電壓的函數。一般說來，不會利用FET以作為電阻器，因為此一組態之電阻性並非獨立於跨於該電阻器的電壓。有時會利用由互連金屬所構成的蜿蜒結構作為電阻性結構，然而由於互連金屬的相對低電阻性之故，因此該等傾向於相當龐大。注意到可利用任何能夠在一積體電路中製造，並且具有在一預設範圍內之電阻值的適當結構作為一電阻器，以於一積體電路內加以實作。又進一步注意到本發明確考慮到其中是將一或更多電阻器、電容器及電晶體實作如兩個以上經電子互連之實體個別元件的實作方式。例如，可藉由合併兩個以上經平行及/或串列連接之電阻元件以獲得一特定電阻值。類比地，可藉由合併兩個以上經平行及/或串列連接之電容器以獲得一特定電容值。同樣地，可藉由平行方式合併兩個以上FET(通常是具有相同的通道長度)以建構出具有所欲通道寬度的FET。

注意到可按照在含有該等FET之積體電路外部的方式，實作出部份或所有的電阻器及/或電容器。

對於第3圖中所顯示的電容器312、316，注意到可按如金屬對金屬(亦即兩件金屬而由介電物所分開)、閘極電容器(亦即閘極電極及FET本體而由閘極介電物所分開)、聚矽對聚矽(亦即在一雙層聚矽製程中所構成)，或者按如接合電容器，以實作出這些電容器。本發明涵蓋用於在一積體電路上構成一電容器的任何適當結構，或在此一積體電路之外部所提供者。將可瞭解部分的前述結構(即如接合電容器及)

鑒於該等電阻器及電容器實作的各種結構性替代方式，將可瞭解到本發明涵蓋廣泛各式實體佈局(layout)。

在第3圖的說明性具體實施例裡，該第一電阻器310具有一50 KΩ的名目電阻值，該第二電阻器318具有一41 KΩ的名目電阻值，該第三電阻器314具有一50 KΩ的名目電阻值，而該第四電阻器320具有一41 KΩ的名目電阻值。

仍參照第3圖，注意到該等FET雖經繪示為三終端裝置，然應瞭解會在電路的操作過程中施用適當的背偏壓值(亦即電井或基板電壓)。本發明並不受限於施用任何特定的背偏壓，並且本發明考量到所有適於為以實作根據本發明之電路的電晶體與其他元件之物理及電子特徵的電井或基板電壓組合。

注意到，對於可執行本發明之工作週期獨立性的位準偏移處理之電容耦接H橋接排置積體電路實作而言，非對稱性佈局通常可為較佳者，藉此可在該H橋接兩側間降低或消除由佈局所引入的效能變異性。

將可瞭解一根據本發明之方法提供一種偏壓網路，該網路可按一方式運作，藉以提供一偏壓信號，這將保持例如一位準偏移器的效能而獨立於一輸入信號的工作週期。在一說明性具體實施例裡，此一方法包含提供一偏壓網路，該偏壓網路具有一輸出節點，並可運作以在該偏壓網路之輸出節點處提供一偏壓信號；提供一第一切換元件，該第一切換元件具有一控制終端，此者經耦接於該偏壓網路輸出節點，該第一切換元件進一步具有一終端，此者經耦接於一第一電力供應節點，該第一電力供應節點提供一第一電力供應電壓；以及將一信號電容耦接於該控制終端上，該信號具有一第一電壓振幅，並且進一步具有一第一工作週期；其中該偏壓信號之輸出會改變，而使得該第一切換元件之一輸出係大致獨立於該第一工作週期。將可瞭解前述切換元件通常是按如一電晶體所實作。場效電晶體通常是運作如電壓控制裝置，並因此該偏壓網路將提供一電壓信號，而雙極電晶體通常運作如一電流控制裝置，且在此情況下該偏壓網路將提供一電流信號。該偏壓網路可為包含像是電阻器的電阻性元件。熟諳本項技藝且受惠於本揭示之人士將可瞭解，本發明確慮及所有該等能夠補償輸入信號的工作週期，以提供該切換元件輸出與該工作週期之顯著獨立性的偏壓網路。

結論

本揭所述者為用於達到位準偏移處理，且特別是數位邏輯信號之位準偏移處理，的方法及設備，而其中該位準偏移處理係大致獨立於該等輸入信號的工作週期。

本發明之各式具體實施例可提供在一像是一CMOS積體電路的積體電路之內，將邏輯信號自一電力供應位準轉位至另一者的清晰且有效結果。

本發明之各式具體實施例可供以按簡易且價廉方式控制高電壓FET，該等係在一第一積體電路之外部，並且該等是以低電壓CMOS製程所製造。

本發明之各式具體實施例可供生產出D類型放大器產品(切換放大器)，而無需運用高電壓半導體製造過程。

本發明之各式具體實施例可供以相較於傳統方式而為較簡易且較少面積耗佔之電路來驅動一H橋接的高側，然仍可對於調變限制而言提供所欲之效能特徵，並且保障H橋接FET無過消散問題。

應瞭解本發明並不受限於前述之具體實施例，而是涵蓋任何與所有歸屬於後載申請專利範圍及其等同項之範圍內的具體實施例。

101．．．第一PFET

102．．．第二PFET

103．．．第一NFET

104．．．第二NFET

105．．．第一電阻器

106．．．第三電阻器

107．．．第二電阻器

108．．．第四電阻器

109．．．第一電容器

110．．．第二電容器

111．．．第一輸入節點

112．．．第二輸入節點

113．．．電力供應節點

114．．．接地

115．．．節點

116．．．節點

117．．．信號

120．．．信號

121．．．節點

122．．．節點

123．．．節點

124．．．節點

125．．．第五電阻器

300．．．位準偏移器電路

302．．．第一PFET

304．．．第一NFET

306．．．第二PFET

308．．．第二NFET

310．．．第一電阻器

312．．．第一電容器

314．．．第三電阻器

316．．．第二電容器

318．．．第二電阻器

320．．．第四電阻器

322．．．節點

324．．．節點

326．．．節點

328．．．節點

330．．．節點

332．．．節點

第1圖係一傳統H橋接電路略圖。

第2圖係一根據本發明之H橋接電路略圖，其中傳統H橋接電路的電阻器連接係經改變，因此並非是耦接於接地，而是該等電阻器各者經耦接於位在該H橋接之相對側上的中介節點。

第3圖係一根據本發明，經電容耦接而具有工作週期獨立性之位準偏移器的略圖。

101．．．第一PFET

102．．．第二PFET

103．．．第一NFET

104．．．第二NFET

105．．．第一電阻器

106．．．第三電阻器

107．．．第二電阻器

108．．．第四電阻器

109．．．第一電容器

110．．．第二電容器

111．．．第一輸入節點

112．．．第二輸入節點

113．．．電力供應節點

114．．．接地

115．．．節點

116．．．節點

117．．．信號

120．．．信號

121．．．節點

122．．．節點

123．．．節點

124．．．節點

Claims (20)

1. 一種位準偏移器電路，其中包含：一場效電晶體H橋接排置，其中含有一對經連接至一電力供應節點之高側電晶體，該H橋接具有一對輸出節點，各輸出節點係經佈置在該H橋接的一相對側上；一第一輸入終端組對，該第一輸入終端組對之各者係分別經電容耦接於該等高側電晶體之一；以及一電壓分壓器組對，其中各個電壓分壓器之一側係經耦接於該電力供應節點，並且各個電壓分壓器之另一側係經跨越耦接於該H橋接之相對側的輸出節點。
2. 如申請專利範圍第1項所述之電路，其中各高側電晶體係一PFET。
3. 如申請專利範圍第1項所述之電路，其中該H橋接含有一低側電晶體組對，而各個低側電晶體係經連接至接地。
4. 如申請專利範圍第3項所述之電路，其中各低側電晶體係一NFET。
5. 如申請專利範圍第1項所述之電路，其中各電壓分壓器含有一電阻器組對。
6. 如申請專利範圍第1項所述之電路，其中該H橋接排置、該等電壓分壓器及該等電容耦接輸入終端皆被整合於一單一積體電路內。
7. 一種位準偏移器電路，其中包含：一第一PFET，其係於一第一電力供應節點與一第一中介節點之間耦接源極至汲極；一第一NFET，其係於該第一中介節點與一第二電力供應節點之間耦接汲極至源極；一第二PFET，其係於該第一電力供應節點與一第二中介節點之間耦接源極至汲極；一第二NFET，其係於該第二中介節點與該第二電力供應節點之間耦接汲極至源極；一第一電阻器，其係經耦接於該第一電力供應節點與該第一PFET的閘極電極之間；一第二電阻器，其係經耦接於該第一PFET的閘極電極與該第二中介節點之間；一第三電阻器，其係經耦接於該第一電力供應節點與該第二PFET的閘極電極之間；以及一第四電阻器，其係經耦接於該第二PFET的閘極電極與該第一中介節點之間。
8. 如申請專利範圍第7項所述之位準偏移器電路，進一 步包含：一第一電容器，其具有一經耦接於該第一PFET之閘極電極的第一終端，以及一經耦接於該第一NFET之閘極電極的第二終端；以及一第二電容器，其具有一經耦接於該第二PFET之閘極電極的第一終端，以及一經耦接於該第二NFET之閘極電極的第二終端。
9. 如申請專利範圍第8項所述之位準偏移器電路，其中該第一電容器之第二終端係經耦接於一第一信號來源；並且該第二電容器之第二終端係經耦接於一第二信號來源；並且其中在該第一電力供應節點處的電壓幅值大於由該第一信號來源及該第二信號來源所提供之輸入信號的幅值。
10. 如申請專利範圍第8項所述之位準偏移器電路，其中該第一電容器的電容值是遠大於該第一PFET的CISS，並且該第二電容器的電容值是遠大於該第二PFET的CISS。
11. 如申請專利範圍第10項所述之位準偏移器電路，其中該等第一及第二PFET與該等第一及第二NFET係被整合於一單一積體電路上，並且該等第一及第二電容器係被整合於該單一積體電路上。
12. 如申請專利範圍第8項所述之位準偏移器電路，其中該第一電阻器之電阻值除以該等第一及第二電阻器之電阻值總和的比例值是等於一輸入信號的高位準電壓除以該電力供應節點的電壓。
13. 如申請專利範圍第12項所述之位準偏移器電路，其中該第三電阻器之電阻值除以該等第三及第四電阻器之電阻值總和的比例值是等於一輸入信號的高位準電壓除以該電力供應節點的電壓。
14. 如申請專利範圍第8項所述之位準偏移器電路，其中該等構成一電容耦接H橋接之PFET、NFET、電阻器及電容器係對稱地佈置在一積體電路佈局之內。
15. 一種實作準位偏移的方法，其中包含：提供一偏壓網路，該偏壓網路具有一輸出節點，並且可運作以在該偏壓網路輸出節點處提供一偏壓信號；提供一第一切換元件，該第一切換元件具有一控制終端，其經耦接於該偏壓網路輸出節點，該第一切換元件進一步具有一終端，其經耦接於一第一電力供應節點，該第一電力供應節點提供一第一供應電壓；將一信號電容耦接於該控制終端上，該信號具有一第一電壓振幅，並且進一步具有一第一工作週期； 其中該偏壓信號的輸出變化，使得該第一切換元件的輸出是與該第一工作週期大致獨立。
16. 如申請專利範圍第15項所述之方法，其中該第一電壓振幅及該第一供應電壓為相異。
17. 如申請專利範圍第15項所述之方法，其中該第一切換元件係一電晶體。
18. 如申請專利範圍第17項所述之方法，其中該電晶體係一雙極電晶體。
19. 如申請專利範圍第17項所述之方法，其中該電晶體係一場效電晶體。
20. 如申請專利範圍第15項所述之方法，其中該偏壓網路含有二或更多的電阻性元件。