TWI426600B

TWI426600B - 記憶胞的操作方法

Info

Publication number: TWI426600B
Application number: TW99115277A
Authority: TW
Inventors: Yu Fong Huang; Teng Hao Yeh; Miao Chih Hsu; Tzung Ting Han
Original assignee: Macronix Int Co Ltd
Priority date: 2010-05-13
Filing date: 2010-05-13
Publication date: 2014-02-11
Also published as: TW201140811A

Description

記憶胞的操作方法

本發明是有關於一種記憶胞的操作方法，且特別是有關於一種垂直記憶胞的操作方法。

記憶體為設計來儲存資訊或資料之半導體元件。當電腦微處理器之功能變得越來越強，軟體所進行的程式與運算也隨之增加。因此，記憶體的容量需求也就越來越高。在各式的記憶體產品中，非揮發性記憶體，例如可電抹除可程式化唯讀記憶體(Electrically Erasable Programmable Read Only Memory，EEPROM)允許多次的資料程式化、讀取及抹除操作，且其中儲存的資料即使在記憶體被斷電後仍可以保存。基於上述優點，可電抹除可程式化唯讀記憶體已成為個人電腦和電子設備所廣泛採用的一種記憶體。

典型的可電抹除且可程式化唯讀記憶體係以摻雜的多晶矽製作浮置閘極(Floating Gate)與控制閘極(Control Gate)。當記憶體進行程式化(Program)時，注入浮置閘極的電子會均勻分布於整個多晶矽浮置閘極之中。然而，當多晶矽浮置閘極下方的穿隧氧化層有缺陷存在時，就容易造成元件的漏電流，影響元件的可靠度。

因此，為了解決可電抹除可程式化唯讀記憶體漏電流之問題，目前習知的一種方法是採用含有非導體的電荷儲存層之堆疊式(Stacked)閘極結構來取代多晶矽浮置閘極。以電荷儲存層取代多晶矽浮置閘極的另一項優點是，在元件程式化時，電子僅會在接近源極或汲極上方的通道局部性地儲存。因此，在進行程式化時，可以分別對堆疊式閘極一端的源極區與控制閘極施加電壓，而在接近於堆疊式閘極另一端之汲極區的電荷儲存層中產生高斯分布的電子，並且也可以分別對堆疊式閘極一端的汲極區與控制閘極施加電壓，而在接近於堆疊式閘極另一端之源極區的電荷儲存層中產生高斯分布的電子。故而，藉由改變控制閘極與其兩側之源極/汲極區所施加電壓，可以在單一的電荷儲存層之中存在兩群具有高斯分布的電子、單一群具有高斯分布的電子或是不存在電子。因此，此種以電荷儲存層取代浮置閘極的快閃記憶體，可以在單一的記憶胞之中寫入四種狀態，為一種單一記憶胞二位元(2bits/1cell)儲存之快閃記憶體。

為了提升單一記憶胞的位元數，習知技術中有一種具有垂直記憶胞的記憶體結構，為一種單一記憶胞四位元(4bits/1cell)儲存之快閃記憶體。然而，在對具有垂直記憶胞的記憶體結構的選定位元進行程式化操作時，會對其他位元產生干擾，所以造成各位元之間難以區別，而無法達到多位元儲存的效果。

有鑑於此，本發明的一實施例提供一種記憶胞的操作方法，可達到單一記憶胞三位元儲存的效果。

本發明的一實施例中提出一種記憶胞的操作方法，其中記憶胞包括具有凸出部的基底、位於凸出部頂部中的頂部位元線、分別位於凸出部兩側的基底中的第一底部位元線與第二底部位元線、設置於基底上方且與第一、第二底部位元線相交的字元線以及設置於字元線與基底之間的一電荷儲存層。其中，記憶胞具有位於電荷儲存層中的第一儲存區、第二儲存區、第三儲存區及第四儲存區，第一儲存區及第二儲存區分別鄰近凸出部之第一底部位元線之一側的下部及上部，第三儲存區及第四儲存區分別鄰近凸出部之第二底部位元線之一側的上部及下部，而第二儲存區與第三儲存區視為相同的上部儲存區。此操作方法包括程式化記憶胞的上部儲存區。首先，施加一個第一正電壓至字元線。接著，施加一個第二正電壓至頂部位元線。然後，分別施加一個底電壓至第一、第二底部位元線。

依照本發明的一實施例所述，在上述之記憶胞的操作方法中，第一正電壓例如是8伏特至12伏特，第二正電壓與底電壓之間的電位差例如是3伏特至5伏特，而底電壓例如是0伏特。

依照本發明的一實施例所述，在上述之記憶胞的操作方法中，更包括程式化記憶胞的第一儲存區。程式化記憶胞的第一儲存區包括下列步驟。首先，施加一個第三正電壓至字元線。接著，施加一個頂電壓至頂部位元線。然後，施加一個第四正電壓至第一底部位元線。

依照本發明的一實施例所述，在上述之記憶胞的操作方法中，第三正電壓例如是8伏特至12伏特，第四正電壓與頂電壓之間的電位差例如是3伏特至5伏特，而頂電壓例如是0伏特。

依照本發明的一實施例所述，在上述之記憶胞的操作方法中，更包括程式化記憶胞的第四儲存區。程式化記憶胞的第四儲存區包括下列步驟。首先，施加一個第五正電壓至字元線。接著，施加一個頂電壓至頂部位元線。然後，施加一個第六正電壓至第二底部位元線。

依照本發明的一實施例所述，在上述之記憶胞的操作方法中，第五正電壓例如是8伏特至12伏特，第六正電壓與頂電壓之間的電位差例如是3伏特至5伏特，而頂電壓例如是0伏特。

依照本發明的一實施例所述，在上述之記憶胞的操作方法中，更包括讀取記憶胞的上部儲存區。讀取記憶胞的上部儲存區包括下列步驟。首先，施加一個第七正電壓至字元線。接著，施加0伏特的電壓至頂部位元線。然後，施加一個第八正電壓至第一底部位元線。

依照本發明的一實施例所述，在上述之記憶胞的操作方法中，第七正電壓例如是2伏特至8伏特，而第八正電壓例如是1伏特至2伏特。

依照本發明的另一實施例所述，在上述之記憶胞的操作方法中，更包括讀取記憶胞的上部儲存區。讀取記憶胞的上部儲存區包括下列步驟。首先，施加一個第九正電壓至字元線。接著，施加0伏特的電壓至頂部位元線。然後，施加一個第十正電壓至第二底部位元線。

依照本發明的另一實施例所述，在上述之記憶胞的操作方法中，第九正電壓例如是2伏特至8伏特，而第十正電壓例如是1伏特至2伏特。

依照本發明的又一實施例所述，在上述之記憶胞的操作方法中，更包括讀取記憶胞的上部儲存區。讀取記憶胞的上部儲存區包括下列步驟。首先，施加一個第十一正電壓至字元線。接著，施加0伏特的電壓至頂部位元線。然後，施加一個第十二正電壓至第一底部位元線。接下來，施加一個第十三正電壓至第二底部位元線。

依照本發明的又一實施例所述，在上述之記憶胞的操作方法中，第十一正電壓例如是2伏特至8伏特，第十二正電壓例如是1伏特至2伏特，而第十三正電壓例如是1伏特至2伏特。

依照本發明的一實施例所述，在上述之記憶胞的操作方法中，更包括讀取記憶胞的第一儲存區。讀取記憶胞的第一儲存區包括下列步驟。首先，施加一個第十四正電壓至字元線。接著，施加一個第十五正電壓至頂部位元線。然後，施加0伏特的電壓至第一底部位元線。

依照本發明的一實施例所述，在上述之記憶胞的操作方法中，第十四正電壓例如是2伏特至8伏特，而第十五正電壓例如是1伏特至2伏特。

依照本發明的一實施例所述，在上述之記憶胞的操作方法中，更包括讀取記憶胞的第四儲存區。讀取記憶胞的第四儲存區包括下列步驟。首先，施加一個第十六正電壓至字元線。接著，施加一個第十七正電壓至頂部位元線。然後，施加0伏特的電壓至第二底部位元線。

依照本發明的一實施例所述，在上述之記憶胞的操作方法中，第十六正電壓例如是2伏特至8伏特，而第十七正電壓例如是1伏特至2伏特。

依照本發明的一實施例所述，在上述之記憶胞的操作方法中，更包括抹除記憶胞的上部儲存區。抹除記憶胞的上部儲存區包括下列步驟。首先，施加一個第一負電壓至字元線。接著，施加一個第十八正電壓至頂部位元線。然後，使第一、第二底部位元線浮置。

依照本發明的一實施例所述，在上述之記憶胞的操作方法中，第一負電壓例如是-4伏特至-7伏特，而第十八正電壓例如是3伏特至6伏特。

依照本發明的一實施例所述，在上述之記憶胞的操作方法中，更包括抹除記憶胞的第一儲存區。抹除記憶胞的第一儲存區包括下列步驟。首先，施加一個第二負電壓至字元線。接著，使頂部位元線浮置。然後，施加一個第十九正電壓至第一底部位元線。

依照本發明的一實施例所述，在上述之記憶胞的操作方法中，第二負電壓例如是-4伏特至-7伏特，而第十九正電壓例如是3伏特至6伏特。

依照本發明的一實施例所述，在上述之記憶胞的操作方法中，更包括抹除記憶胞的第四儲存區。抹除記憶胞的第四儲存區包括下列步驟。首先，施加一個第三負電壓至字元線。接著，使頂部位元線浮置。然後，施加一個第二十正電壓至第二底部位元線。

依照本發明的一實施例所述，在上述之記憶胞的操作方法中，第三負電壓例如是-4伏特至-7伏特，而第二十正電壓例如是3伏特至6伏特。

基於上述，在本發明之記憶胞的操作方法中，在對記憶胞的第二儲存區與第三儲存區進行程式化操作時，分別施加0伏特的電壓至第一、第二底部位元線，使得第二儲存區與第三儲存區被程式化為相同的儲存狀態，而可視為相同的上部儲存區使用，因此能有效地達到單一記憶胞三位元儲存的目的。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1所繪示為本發明之一實施例的記憶體的電路簡圖。圖2所繪示為圖1中記憶胞C22的剖面圖。

請先參照圖1，記憶體陣列包括頂部埋入式位元線TBL1、TBL2、TBL3、底部埋入式位元線BBL1、BBL2及字元線WL1、WL2、WL3。其中，頂部埋入式位元線TBL1、TBL2、TBL3與底部埋入式位元線BBL1、BBL2交替且平行配置，而字元線WL1、WL2、WL3與頂部埋入式位元線TBL1、TBL2、TBL3及底部埋入式位元線BBL1、BBL2相交。此外，記憶胞位於相鄰兩條底部埋入式位元線與字元線相交處。舉例來說，記憶胞C22位於相鄰兩條底部埋入式位元線BBL1、BBL2與字元線WL2相交處。

首先，利用圖1及圖2說明記憶胞C22的結構。請同時參照圖1及圖2，記憶胞C22包括基底100、頂部埋入式位元線TBL2、底部埋入式位元線BBL1、BBL2、字元線WL2及電荷儲存層102。基底100具有凸出部104。基底100例如是矽基底。頂部埋入式位元線TBL2位於凸出部104頂部中。頂部埋入式位元線TBL2例如是埋入式摻雜區。底部埋入式位元線BBL1、BBL2分別位於凸出部104兩側的基底100中。底部埋入式位元線BBL1、BBL2例如是埋入式摻雜區。字元線WL2設置於基底100上方且與底部埋入式位元線BBL1、BBL2相交。電荷儲存層102設置於字元線WL2與基底100之間。電荷儲存層102例如是氮化矽層的單層結構或氧化矽層/氮化矽層/氧化矽層(ONO)的多層結構。

此外，記憶胞C22具有位於電荷儲存層102中的第一儲存區BIT-1、第二儲存區BIT-2、第三儲存區BIT-3及第四儲存區BIT-4。第一儲存區BIT-1及第二儲存區BIT-2分別鄰近凸出部104之底部埋入式位元線BBL1之一側的下部及上部，以及第三儲存區BIT-3及第四儲存區BIT-4分別鄰近凸出部104之底部埋入式位元線BBL2之一側的上部及下部。其中，第一儲存區BIT-1與第四儲存區BIT-4分別可儲存一位元的資料，而第二儲存區BIT-2與第三儲存區BIT-3視為相同的上部儲存區TBIT，而可用以儲存一位元的資料，因此能有效地達到單一記憶胞三位元儲存的目的。

以下，本實施例的操作方法是利用對記憶胞C22的操作來進行說明。下表1為本實施例對於記憶胞C22進行操作的操作電壓彙整表。

程式化操作

請同時參照圖1、圖2及表1，本實施例的操作方法包括程式化記憶胞C22的上部儲存區TBIT。程式化記憶胞C22的上部儲存區TBIT包括下列步驟。首先，施加一個第一正電壓至字元線WL2。接著，施加一個第二正電壓至頂部埋入式位元線TBL2。然後，分別施加一個底電壓至底部埋入式位元線BBL1、BBL2。在本發明的一實施例中，第一正電壓例如是8伏特至12伏特，第二正電壓例如是3伏特至5伏特，而底電壓例如是0伏特。此外，字元線WL1、WL3例如是被施加0伏特的電壓，而頂部埋入式位元線TBL1、TBL3例如是浮置。

本實施例的操作方法包括程式化記憶胞C22的第一儲存區BIT-1。程式化記憶胞C22的第一儲存區BIT-1包括下列步驟。首先，施加一個第三正電壓至字元線WL2。接著，施加一個頂電壓至頂部埋入式位元線TBL2。然後，施加一個第四正電壓至底部埋入式位元線BBL1。在本發明的一實施例中，第三正電壓例如是8伏特至12伏特，第四正電壓例如是3伏特至5伏特，而頂電壓例如是0伏特。此外，字元線WL1、WL3例如是被施加0伏特的電壓，而底部埋入式位元線BBL2及頂部埋入式位元線TBL1、TBL3例如是浮置。

本實施例的操作方法包括程式化記憶胞C22的第四儲存區BIT-4。程式化記憶胞C22的第四儲存區BIT-4包括下列步驟。首先，施加一個第五正電壓至字元線WL2。接著，施加一個頂電壓至頂部埋入式位元線TBL2。然後，施加一個第六正電壓至底部埋入式位元線BBL2。在本發明的一實施例中，第五正電壓例如是8伏特至12伏特，第六正電壓例如是3伏特至5伏特，而頂電壓例如是0伏特。此外，字元線WL1、WL3例如是被施加0伏特的電壓，而底部埋入式位元線BBL1及頂部埋入式位元線TBL1、TBL3例如是浮置。

讀取操作

請同時參照圖1、圖2及表1，本實施例的操作方法包括讀取記憶胞C22的上部儲存區TBIT。由於第二儲存區BIT-2及第三儲存區BIT-3被視為相同的上部儲存區TBIT，因此單獨對第二儲存區BIT-2或第三儲存區BIT-3進行讀取或是同時讀取第二儲存區BIT-2及第三儲存區BIT-3均可得知上部儲存區TBIT的儲存狀態。

讀取記憶胞C22的上部儲存區TBIT的第一種方法包括下列步驟。首先，施加一個第七正電壓至字元線WL2。接著，施加0伏特的電壓至頂部埋入式位元線TBL2。然後，施加一個第八正電壓至底部埋入式位元線BBL1。在本發明的一實施例中，第七正電壓例如是2伏特至8伏特，而第八正電壓例如是1伏特至2伏特。此外，字元線WL1、WL3例如是被施加0伏特的電壓，而底部埋入式位元線BBL2及頂部埋入式位元線TBL1、TBL3例如是浮置。

讀取記憶胞C22的上部儲存區TBIT的第二種方法包括下列步驟。首先，施加一個第九正電壓至字元線WL2。接著，施加0伏特的電壓至頂部埋入式位元線TBL2。然後，施加一個第十正電壓至底部埋入式位元線BBL2。在本發明的一實施例中，第九正電壓例如是2伏特至8伏特，而第十正電壓例如是1伏特至2伏特。此外，字元線WL1、WL3例如是被施加0伏特的電壓，而底部埋入式位元線BBL1及頂部埋入式位元線TBL1、TBL3例如是浮置。

讀取記憶胞C22的上部儲存區TBIT的第三種方法包括下列步驟。首先，施加一個第十一正電壓至字元線WL2。接著，施加0伏特的電壓至頂部埋入式位元線TBL2。然後，施加一個第十二正電壓至底部埋入式位元線BBL1。接下來，施加一個第十三正電壓至底部埋入式位元線BBL2。在本發明的一實施例中，第十一正電壓例如是2伏特至8伏特，第十二正電壓例如是1伏特至2伏特，而第十三正電壓例如是1伏特至2伏特。此外，字元線WL1、WL3例如是被施加0伏特的電壓，而頂部埋入式位元線TBL1、TBL3例如是浮置。

本實施例的操作方法包括讀取記憶胞C22的第一儲存區BIT-1。讀取記憶胞C22的第一儲存區BIT-1包括下列步驟。首先，施加一個第十四正電壓至字元線WL2。接著，施加一個第十五正電壓至頂部埋入式位元線TBL2。然後，施加0伏特的電壓至底部埋入式位元線BBL1。在本發明的一實施例中，第十四正電壓例如是2伏特至8伏特，而第十五正電壓例如是1伏特至2伏特。此外，字元線WL1、WL3例如是被施加0伏特的電壓，而底部埋入式位元線BBL2及頂部埋入式位元線TBL1、TBL3例如是浮置。

本實施例的操作方法包括讀取記憶胞C22的第四儲存區BIT-4。讀取記憶胞C22的第四儲存區BIT-4包括下列步驟。首先，施加一個第十六正電壓至字元線WL2。接著，施加一個第十七正電壓至頂部埋入式位元線TBL2。然後，施加0伏特的電壓至底部埋入式位元線BBL2。在本發明的一實施例中，第十六正電壓例如是2伏特至8伏特，而第十七正電壓例如是1伏特至2伏特。此外，字元線WL1、WL3例如是被施加0伏特的電壓，而底部埋入式位元線BBL1及頂部埋入式位元線TBL1、TBL3例如是浮置。

抹除操作

請同時參照圖1、圖2及表1，本實施例的操作方法包括抹除記憶胞C22的上部儲存區TBIT。抹除記憶胞C22的上部儲存區TBIT包括下列步驟。首先，施加一個第一負電壓至字元線WL2。接著，施加一個第十八正電壓至頂部埋入式位元線TBL2。然後，使底部埋入式位元線BBL1、BBL2浮置。在本發明的一實施例中，第一負電壓例如是-4伏特至-7伏特，而第十八正電壓例如是3伏特至6伏特。此外，字元線WL1、WL3例如是被施加0伏特的電壓，而頂部埋入式位元線TBL1、TBL3例如是浮置。

本實施例的操作方法包括抹除記憶胞C22的第一儲存區BIT-1。抹除記憶胞C22的第一儲存區BIT-1包括下列步驟。首先，施加一個第二負電壓至字元線WL2。接著，使頂部埋入式位元線TBL2浮置。然後，施加一個第十九正電壓至底部埋入式位元線BBL1。在本發明的一實施例中，第二負電壓例如是-4伏特至-7伏特，而第十九正電壓例如是3伏特至6伏特。此外，字元線WL1、WL3例如是被施加0伏特的電壓，而底部埋入式位元線BBL2及頂部埋入式位元線TBL1、TBL3例如是浮置。

本實施例的操作方法包括抹除記憶胞C22的第四儲存區BIT-4。抹除記憶胞C22的第四儲存區BIT-4包括下列步驟。首先，施加一個第三負電壓至字元線WL2。接著，使頂部埋入式位元線TBL2浮置。然後，施加一個第二十正電壓至底部埋入式位元線BBL2。在本發明的一實施例中，第三負電壓例如是-4伏特至-7伏特，而第二十電壓例如是3伏特至6伏特。此外，字元線WL1、WL3例如是被施加0伏特的電壓，而底部埋入式位元線BBL1及頂部埋入式位元線TBL1、TBL3例如是浮置。

基於上述，由於在對記憶胞C22的第二儲存區BIT-2與第三儲存區BIT-3進行程式化操作時，分別施加0伏特的電壓至底部埋入式位元線BBL1、BBL2，使得第二儲存區BIT-2與第三儲存區BIT-3被程式化為相同的儲存狀態，所以第二儲存區BIT-2與第三儲存區BIT-3沒有互相干擾的問題，且可視為相同的上部儲存區TBIT使用，因此具有單一記憶胞C22三位元儲存的功效。

此外，由於在對記憶胞C22的第二儲存區BIT-2與第三儲存區BIT-3進行程式化操作時，分別施加0伏特的電壓至底部埋入式位元線BBL1、BBL2，因此底部埋入式位元線BBL1、BBL2不會與施加於頂部埋入式位元線TBL2的電壓耦合，而可避免第一儲存區BIT-1與第四儲存區BIT-4的儲存狀態受到干擾，因此可獲得具有不互相干擾的上部儲存區TBIT、第一儲存區BIT-1與第四儲存區BIT-4的單一記憶胞三位元儲存的記憶胞。

綜上所述，上述實施例的操作方法可使得垂直記憶胞中的第二儲存區與第三儲存區視為相同的上部儲存區使用，因此能有效地達到單一記憶胞三位元儲存的目的。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100．．．基底

102．．．電荷儲存層

104．．．突出部

BBL1、BBL2．．．底部埋入式位元線

BIT-1．．．第一儲存區

BIT-2．．．第二儲存區

BIT-3‧‧‧第三儲存區

BIT-4‧‧‧第四儲存區

C22‧‧‧記憶胞

TBIT‧‧‧上部儲存區

TBL1、TBL2、TBL3‧‧‧頂部埋入式位元線

WL1、WL2、WL3‧‧‧字元線

圖1所繪示為本發明之一實施例的記憶體的電路簡圖。

圖2所繪示為圖1中記憶胞C22的剖面圖。

100．．．基底

102．．．電荷儲存層

104．．．突出部

BBL1、BBL2．．．底部埋入式位元線

BIT-1．．．第一儲存區

BIT-2．．．第二儲存區

BIT-3．．．第三儲存區

BIT-4．．．第四儲存區

C22．．．記憶胞

TBIT．．．上部儲存區

TBL1、TBL2、TBL3．．．頂部埋入式位元線

WL2．．．字元線

Claims

一種記憶胞的操作方法，其中該記憶胞包括具有一凸出部的一基底、位於該凸出部頂部中的一頂部位元線、分別位於該凸出部兩側的該基底中的一第一底部位元線與一第二底部位元線、設置於該基底上方且與該第一、第二底部位元線相交的一字元線以及設置於該字元線與該基底之間的一電荷儲存層，且其中該記憶胞具有位於該電荷儲存層中的一第一儲存區、一第二儲存區、一第三儲存區及一第四儲存區，該第一儲存區及該第二儲存區分別鄰近該凸出部之該第一底部位元線之一側的下部及上部，該第三儲存區及該第四儲存區分別鄰近該凸出部之該第二底部位元線之一側的上部及下部，而該第二儲存區與該第三儲存區視為相同的一上部儲存區，該操作方法包括：程式化該記憶胞的該上部儲存區，包括：施加一第一正電壓至該字元線；施加一第二正電壓至該頂部位元線；以及分別施加一底電壓至該第一、第二底部位元線；程式化該記憶胞的該第一儲存區，包括：施加一第三正電壓至該字元線；施加一頂電壓至該頂部位元線；以及施加一第四正電壓至該第一底部位元線。
如申請專利範圍第1項所述之記憶胞的操作方法，其中該第一正電壓為8伏特至12伏特，而該第二正電壓與該底電壓之間的電位差為3伏特至5伏特。
如申請專利範圍第1項所述之記憶胞的操作方法，其中該底電壓為0伏特。
如申請專利範圍第1項所述之記憶胞的操作方法，其中該第三正電壓為8伏特至12伏特，而該第四正電壓與該頂電壓之間的電位差為3伏特至5伏特。
如申請專利範圍第1項所述之記憶胞的操作方法，更包括讀取該記憶胞的該上部儲存區，包括：施加一第七正電壓至該字元線；施加0伏特的電壓至該頂部位元線；以及施加一第八正電壓至該第一底部位元線。
申請專利範圍第1項所述之記憶胞的操作方法，更包括讀取該記憶胞的該上部儲存區，包括：施加一第十一正電壓至該字元線；施加0伏特的電壓至該頂部位元線；施加一第十二正電壓至該第一底部位元線；以及施加一第十三正電壓至該第二底部位元線。
如申請專利範圍第1項所述之記憶胞的操作方法，更包括讀取該記憶胞的該第一儲存區，包括：施加一第十四正電壓至該字元線；施加一第十五正電壓至該頂部位元線；以及施加0伏特的電壓至該第一底部位元線。
如申請專利範圍第1項所述之記憶胞的操作方法，更包括抹除該記憶胞的該上部儲存區，包括：施加一第一負電壓至該字元線；施加一第十八正電壓至該頂部位元線；以及使該第一、第二底部位元線浮置。
如申請專利範圍第1項所述之記憶胞的操作方法，更包括抹除該記憶胞的該第一儲存區，包括：施加一第二負電壓至該字元線；使該頂部位元線浮置；以及施加一第十九正電壓至該第一底部位元線。