TWI417960B - 利用ｃｏ／ｃｏ基處理以灰化基板之低損害方法 - Google Patents

利用ｃｏ／ｃｏ基處理以灰化基板之低損害方法 Download PDF

Info

Publication number
TWI417960B
TWI417960B TW099125101A TW99125101A TWI417960B TW I417960 B TWI417960 B TW I417960B TW 099125101 A TW099125101 A TW 099125101A TW 99125101 A TW99125101 A TW 99125101A TW I417960 B TWI417960 B TW I417960B
Authority
TW
Taiwan
Prior art keywords
substrate
gas
residue
layer
introducing
Prior art date
Application number
TW099125101A
Other languages
English (en)
Other versions
TW201133618A (en
Inventor
Kelvin Zin
Masaru Nishino
Chong H Chu
Yannick Feurprier
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of TW201133618A publication Critical patent/TW201133618A/zh
Application granted granted Critical
Publication of TWI417960B publication Critical patent/TWI417960B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02063—Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S134/00—Cleaning and liquid contact with solids
    • Y10S134/902—Semiconductor wafer

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Chemical & Material Sciences (AREA)
  • Drying Of Semiconductors (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Cleaning Or Drying Semiconductors (AREA)

Description

利用CO 2 /CO基處理以灰化基板之低損害方法 【相關申請案之交互參照】
本申請案係關於申請中之美國專利申請案第11/608,872號，標題為「METHOD AND APPARATUS FOR ASHING A SUBSTRATE USING CARBON DIOXIDE」(ES-107)，申請於2006年12月11日。此申請案之整體內容乃合併於此以供參考。
本發明係關於一種從基板移除殘留物的方法與設備。
典型上，在積體電路(ICs)的製造期間，半導體生產設備係利用(乾式)電漿蝕刻處理來移除或蝕刻沿著半導體基板上所圖案化之細線的材料或半導體基板上所圖案化之穿孔或接觸窗內的材料。電漿蝕刻處理要能成功，蝕刻化學品必須包含適用於選擇性蝕刻一材料而實質上不蝕刻另一材料之化學反應物。例如，在半導體基板上，可利用電漿蝕刻處理，將形成在遮罩層中的圖案轉印到所選擇之材料的下伏層。遮罩層可包含例如光阻層的感光層，其具有使用微影處理而形成於其中的圖案。一旦使用例如乾式電漿蝕刻將圖案從圖案化遮罩層轉印到下伏層之後，可經由灰化(或剝除)處理來移除餘留的遮罩層以及後蝕刻殘留物。舉例來說，在習知灰化處理中，吾人可將具有餘留之遮罩層的基板曝露於氧氣電漿，此電漿係由雙原子氧(O2 )的導入及其離子化/解離所形成。然而，移除殘留保護遮罩層且同時維持圖案完整性(例如臨界尺寸(CD，critical dimension)、粗糙度等等)並使下伏層之損害降至最低的能力係必要的。
再者，在圖案轉印期間，位於遮罩層中之圖案的邊緣輪廓的波動或變化以及圖案尺寸的變化，會傳播到下伏層內。在某些情況下可將這些波動或變化視為邊緣粗糙度或線邊緣粗糙度(LER，line edge roughness)，或在其他情況下可將其視為孔蝕(pitting)。邊緣粗糙度會因為感光材料層的損害而引起。在感光材料塗佈、後塗佈烘烤(PAB，post-application bake)、曝光步驟、後曝光烘烤(PEB，post-exposure bake)、或溼式顯影步驟、或其任何組合之期間，皆可能會對感光材料造成損害。此外，損害可能會在抗反射塗佈(ARC，anti-reflective coating)層蝕刻、硬遮罩蝕刻、或薄膜蝕刻的起始階段期間發生。當在例如多孔性低介電常數(low-k)材料或多孔性超低介電常數材料的多孔性材料中執行圖案轉印時，可能會引起孔蝕。
本發明係關於一種從基板移除殘留物的方法與設備。
本發明亦關於一種移除遮罩層並且降低圖案化介電層之損害的方法。
依照一種實施例，說明一種從基板移除殘留物的方法。此方法包含將基板配置在電漿處理系統中，其中此基板具有形成於其上的介電層以及覆蓋此介電層的遮罩層。在遮罩層中形成圖案，以及對應此圖案的特徵部可因為蝕刻處理而形成在介電層中，此蝕刻處理可用以將遮罩層中的圖案轉印到介電層。此特徵部包含具有因為此蝕刻處理所引起之第一粗糙度的側壁。將包含CO2 與CO的製程氣體導入到電漿處理系統內，並且形成電漿。移除遮罩層，並且藉由選擇相對於CO2 流率的CO流率而產生小於第一粗糙度的第二粗糙度。
在下列說明內容中，為了解釋而非限制之目的，提及具體細節，例如處理系統的特定幾何形狀、各種用於其中之構件與處理的說明。然而，吾人應瞭解在背離這些具體細節的其他實施例中仍可實現本發明。
同樣地，為了解釋之目的，提及具體數量、材料、以及構造以提供對本發明的徹底瞭解。然而，在不具有具體細節的情況下仍可實現本發明。再者，吾人可瞭解到圖式所示之各種實施例為例示性之表示，其並不一定是依比例繪製。
參照整個本說明書中的「一種實施例」或「一實施例」或其變化，其係指結合此實施例所述的特定特徵、結構、材料、或性質係包含在本發明之至少一實施例中，而非指其在每一實施例中出現。因此，在整個本說明書的各處所出現之例如「在一種實施例中」或「在一實施例中」的詞組不必然指本發明之同一個實施例。再者，這些特定特徵、結構、材料、或性質可以適當方式在一個以上的實施例中結合。在其他實施例中，可包含各種額外的層及/或結構，及/或可省略已說明過的特徵。
以最有助於瞭解本發明的方式，將各種操作依序描述成多個分離的操作。然而，不應將描述的順序理解為暗指這些操作必須按照順序。尤其，不必然要以陳述的順序來執行這些操作。吾人可以不同於所述之實施例的順序來執行所述之操作。在附加實施例中，可執行額外的操作及/或可省略所述之操作。
如在此所使用之「基板」一般係指依照本發明所處理的對象。此基板可包含裝置(尤其係半導體裝置或其他電子裝置)的任何主要部分或結構，並且舉例來說，其可為底基板(base substrate)結構，例如半導體晶圓，或者可為位於或覆蓋於底基板結構上的層，例如薄膜。因此，基板並非意指限制於任何特定的底結構、下伏層或上覆層之圖案化或未圖案化者，而是考慮到包含任何此種層或底結構、以及層及/或底結構的任何組合。以下說明可涉及特定種類的基板，但此僅為例示性目的而非限制。
如上所述，在圖案轉印期間，圖案之邊緣輪廓的波動或變化以及圖案尺寸的變化，會傳播到下伏層內。可將這些波動視為特徵部粗糙度，例如線邊緣粗糙度(LER)，或將之視為孔蝕。習知處理化學品無法降低特徵部粗糙度，反而經常使下伏層的特徵部粗糙度更加惡化。
因此，依照一實施例來說明一種基板上之介電層的圖案化方法。如圖1A到1C所示，具有形成於其內之圖案2的遮罩層3(參見圖1A)可用於製備對應於圖案2的特徵部2'(參見圖1B)，此特徵部係位在基板5上的介電層4內。遮罩層3可包含感光材料層，例如光阻。此外，遮罩層3可包含多個層，其包含但不限於軟遮罩層、硬遮罩層、抗反射塗佈(ARC)層、平坦化層等等。在一範例中，遮罩層3可包含覆蓋ARC層以及有機平坦化層(OPL，organic planarization layer)的光阻層。在另一範例中，一或多層硬遮罩層可配置在遮罩層3與介電層4之間。
圖案2可包含各種圖案幾何形狀，其包含套疊的圖案幾何形狀(例如密集的圖案幾何形狀)或分離的圖案幾何形狀(例如寬鬆的圖案幾何形狀)、窄的圖案幾何形狀(例如相對窄的臨界尺寸(CD))、或寬的圖案幾何形狀(例如相對寬的臨界尺寸(CD))、或其兩者以上的任何組合。遮罩層3的圖案化可包含一或多道微影步驟，以及後來的一或多道乾式顯影步驟(即，乾式蝕刻步驟)。舉例而言，在進行微影期間，使用微影系統將感光材料層曝露於具幾何圖案的電-磁(EM，electro-magnetic)輻射。使用(溼式)顯影處理，移除受到照射的感光材料區域(如在正光阻的情況下)，或移除未受到照射的區域(如在負光阻的情況下)。之後，使用一或多道的乾式蝕刻處理，將感光材料層中的結果圖案轉印到遮罩層3的下伏子層(參見圖1A)。
如圖1B所示，使用一或多道的蝕刻處理，將圖案2轉印到介電層4而形成具有側壁6的特徵部2'。特徵部2'可例如包含互連線或溝渠、電容溝渠、穿孔、接觸窗等等。
如圖1C所示，經由灰化處理來移除遮罩層3或遮罩層3的餘留部分、以及其他後蝕刻殘留部分，而留下具有側壁6'的特徵部2"。如上所述，習知技術係藉由將遮罩層3曝露於由含O2 氣體所形成的電漿，而移除遮罩層3。然而，本案發明人已認知到此種方法會損害介電層4，尤其係低介電常數(low-k)介電膜以及多孔性低介電常數介電膜。此種損害可能會影響在介電層4內所蝕刻之特徵部的臨界尺寸(CD)(例如孔蝕、翹曲等等)，或者增加介電質的介電常數。例如，可在側壁6'中觀察到此種損害。此外，以下將對其進行詳述，本案發明人認知到使用結合CO與CO2 的製程氣體並且選擇每一製程氣體成分的適當量來形成電漿，可降低及/或最小化對此種膜的損害，並且改善輪廓控制，其包含但不限於：(1)降低側壁損害；(2)降低孔蝕；(3)降低輪廓翹曲(或底切)；(4)改善輪廓控制；以及(5)改善CD降低(或CD偏移)控制。
依照一種實施例，在圖2中顯示用以執行以上處理條件的處理系統1a，此系統包含電漿處理室10、基板夾具20、以及真空抽取系統50，於此基板夾具上固定待處理的基板25。基板25可為半導體基板、晶圓、平面顯示器、或液晶顯示器。電漿處理室10可用以促使電漿在基板25之表面附近的處理區域45內產生。經由氣體分配系統40導入一可游離氣體或製程氣體的混合物。對於已知流量的製程氣體而言，可使用真空抽取系統50來調整處理壓力。電漿可用以產生預定材料處理所特有的材料，及/或協助從基板25之曝露表面移除材料。電漿處理系統1a可用以處理具有任何期望尺寸的基板，例如200 mm的基板、300 mm的基板、或更大者。
可經由夾持系統28將基板25固定於基板夾具20，此夾持系統可例如為機械式夾持系統或電氣式夾持系統(例如靜電夾持系統)。再者，基板夾具20可包含加熱系統(未圖示)或冷卻系統(未圖示)，其可用以調整及/或控制基板夾具20與基板25的溫度。此加熱系統或冷卻系統可包含再循環式流動的熱傳流體，當進行冷卻時，其可接收來自基板夾具20的熱並且將熱傳遞至熱交換系統(未圖示)；或者當進行加熱時，可將來自熱交換系統的熱傳遞至基板夾具20。在其他實施例中，加熱/冷卻元件(例如電阻加熱元件)或熱-電加熱器/冷卻器，可包含在基板夾具20中，並且可包含在電漿處理室10的腔室壁以及處理系統1a內的任何其他構件中。
此外，為了改善基板25與基板夾具20之間的氣隙熱傳導，可經由背側氣體供應系統26將熱傳氣體輸送至基板25的背側。當基板的溫度控制被要求在升高或降低的溫度時，可利用此種系統。例如，此背側氣體供應系統可包含兩區氣體分配系統，其中氦氣氣隙壓力可在基板25的中心與邊緣之間獨立變化。
在圖2所示之實施例中，基板夾具20可包含電極22，RF功率可透過此電極而耦合至處理區域45內的處理電漿。例如，可經由從RF產生器30透過可選阻抗匹配網路32到基板夾具20的RF功率傳輸，而以RF電壓使基板夾具20產生電性偏壓。RF偏壓可用以加熱電子而形成並維持電漿。在此種構造中，此系統可如反應性離子蝕刻(RIE，reactive ion etch)反應器般操作，其中此腔室以及上氣體注入電極可作為接地表面。RF偏壓的典型頻率可從約0.1MHz分佈到約100MHz。用於電漿處理的RF系統係熟習本項技藝者所熟知。
或者，以多頻率將RF功率施加至基板夾具電極。再者，阻抗匹配網路32可藉由降低反射功率而改善對電漿處理室10內之電漿的RF功率傳遞。匹配網路拓樸(例如L-型、π-型、T-型等等)以及自動控制方法係熟習本項技藝者所熟知。
氣體分配系統40可包含用以導入製程氣體之混合物的噴淋頭設計。或者，氣體分配系統40可包含多區噴淋頭設計，其可用以導入製程氣體的混合物並且調整位於基板25上方之製程氣體的混合物之分配。舉例而言，此多區噴淋頭設計可相對於流到基板25上方之實質上中心區域之製程氣體流或組成物的量，而調整流到基板25上方之實質上周邊區域的製程氣體流或組成物。
真空抽取系統50可包含渦輪分子式真空幫浦(TMP，turbo-molecular vacuum pump)，其抽取速度能夠達到每秒約5000升(以上)；並且包含用以調節腔室壓力的閘閥。在用於乾式電漿蝕刻的習知電漿處理裝置中，可使用每秒1000到3000升的TMP。渦輪分子式真空幫浦可用於典型小於約50mTorr的低壓處理。對於高壓處理(即，大於約100mTorr)而言，可使用機械升壓幫浦以及乾式粗抽幫浦。再者，監測腔室壓力的裝置(未圖示)可耦合至電漿處理室10。此壓力量測裝置可例如為從MKS Instruments,Inc.(Andover,MA)所購得的Type 628B Baratron絕對電容式壓力 計。
控制器55包含微處理器、記憶體、以及數位I/O埠，其能夠產生足以通訊與啟動對電漿處理系統1a之輸入並且監測來自電漿處理系統1a之輸出的控制電壓。此外，控制器55可耦合至RF產生器30、阻抗匹配網路32、氣體分配系統40、真空抽取系統50、基板加熱/冷卻系統(未圖示)、背側氣體供應系統26、及/或靜電夾持系統28，並與其交換資訊。例如，儲存在記憶體內的程式可依照處理配方而啟動對電漿處理系統1a之上述構件的輸入，以在基板25上執行電漿輔助處理。
吾人可相對於處理系統1a而就近設置控制器55，或者可相對於處理系統1a而遠端設置此控制器。例如，控制器55可使用直接連接、網內網路、及/或網際網路而與處理系統1a交換資料。控制器55可耦合至例如位在客戶端(即，裝置製造商)的網內網路，或者可耦合至例如位在供應端(即，設備製造商)的網內網路。或者或此外，控制器55可耦合至網際網路。再者，另一電腦(即，控制器、伺服器等等)可經由直接連接、網內網路、及/或網際網路而存取控制器55以交換資料。
在圖3所示之實施例中，處理系統1b可類似於圖2之實施例，並且除了參照圖2所述之這些構件以外，更包含固定式或機械式或電氣式旋轉的磁場系統60，以潛在地增加電漿密度及/或改善電漿處理均勻性。此外，控制器55可耦合至磁場系統60，以調節旋轉速度與場強度。旋轉磁場的設計與設置係熟習本項技藝者所熟知。
在圖4所示之實施例中，處理系統1c可類似於圖2或圖3之實施例，並且更包含上電極70，RF功率可從RF產生器72透過可選阻抗匹配網路74而耦合至此上電極。施加到上電極之RF功率的頻率可從約0.1MHz分佈到約200MHz。此外，施加到下電極之功率的頻率可從約0.1MHz分佈到約100MHz。此外，控制器55可耦合至RF產生器72以及阻抗匹配網路74，以控制對上電極70之RF功率的施加。上電極的設計與設置係熟習本項技藝者所熟知。如圖顯示，上電極70以及氣體分配系統40可設計在同一腔室組件內。
在圖5所示之實施例中，處理系統1c'可類似於圖4之實施例，並且更包含直流(DC)電源90，此電源耦合至位於基板25對面的上電極70。上電極70可包含電極板。此電極板可包含含矽電極板。此外，此電極板可包含摻雜矽電極板。DC電源90可包含可變DC電源。此外，DC電源可包含雙極性DC電源。DC電源90可更包含用以執行監測、調整、或控制DC電源90之極性、電流、電壓、或開啟/關閉狀態之至少其中一者的系統。一旦形成電漿，DC電源90可促使彈道電子束(ballistic electron beam)的形成。電濾波器(未圖示)可用以使RF功率與DC電源90去耦合(de-couple)。
例如，由DC電源90施加至上電極70的DC電壓，可從約-2000伏特(V)分佈到約1000 V。期望DC電壓的絕對值具有等於或大於約100 V的值，並且更期望DC電壓的絕對值具有等於或大於約500 V的值。此外，期望DC電壓具有負極性。再者，期望DC電壓為負電壓，其具有大於產生在上電極70之表面上之自偏壓的絕對值。面向基板夾具20之上電極70的表面可由含矽材料所構成。
在圖6所示之實施例中，處理系統1d可類似於圖2與3之實施例，並且可更包含感應線圈80，RF功率可經由RF產生器82透過可選阻抗匹配網路84而耦合至此感應線圈。RF功率可從感應線圈80透過介電窗(未圖示)而感應耦合至電漿處理區域45。施加至感應線圈80之RF功率的頻率可從約10 MHz分佈到約100 MHz。同樣地，施加至夾頭電極之功率的頻率可從約0.1 MHz分佈到約100 MHz。此外，開槽法拉第屏蔽件(未圖示)可用以降低感應線圈80與處理區域45內之電漿之間的電容耦合。此外，控制器55可耦合至RF產生器82以及阻抗匹配網路84，以控制對感應線圈80之功率的施加。
在一替代實施例中，如圖7所示，處理系統1e可類似於圖6之實施例，並且可更包含為「螺旋式(spiral)」線圈或「平繞式(pancake)」線圈的感應線圈80'，其從上方與電漿處理區域45連通，如同用於變壓器耦合電漿(TCP，transformer coupled plasma)反應器。感應耦合電漿(ICP，inductively coupled plasma)源或變壓器耦合電漿(TCP)源的設計與設置，係熟習本項技藝者所熟知。
或者，吾人可使用電子迴旋共振(ECR，electron cyclotron resonance)來形成電漿。在又另一實施例中，電漿係由發射螺旋波而形成。在又另一實施例中，電漿係由傳播表面波而形成。上述每一種電漿源皆為熟習本項技藝者所熟知。
在圖8所示之實施例中，處理系統1f可類似於圖2之實施例，並且可更包含表面波電漿(SWP，surface wave plasma)源80"。SWP源80"可包含例如輻射線槽孔天線(RLSA，radial line slot antenna)的槽孔天線，微波功率可經由微波產生器82'透過可選阻抗匹配網路84'而耦合至此槽孔天線。
在下列說明中，提出一種在基板上對介電層圖案化以在其中形成特徵部的方法。例如，用以執行乾式電漿蝕刻與灰化的處理系統可包含如圖2到8所述的各種元件及其組合。
以下參考圖9，說明一種從基板移除殘留物的方法。此方法包含流程圖100，其開始於將基板配置在電漿處理系統中的110，其中基板具有形成於其上的薄膜(例如介電層)以及覆蓋此薄膜的遮罩層。此遮罩層可包含單一層或多個層。舉例來說，此遮罩層可包含微影層(包含例如光阻的感光材料層)、抗反射塗佈(ARC)層、軟遮罩層、硬遮罩層、或平坦化層、或其兩者以上的任何組合。其他的層及/或結構可配置在此薄膜與下伏基板之間，或在此薄膜與上覆遮罩層之間。基板可包含半導體基板、晶圓、平面顯示器、或液晶顯示器。
此薄膜可包含導電層、非導電層、或半導電層。例如，此薄膜可包含一材料層，其包含金屬、金屬氧化物、金屬氮化物、金屬氧氮化物、金屬矽酸鹽、金屬矽化物、矽、多晶矽(聚矽)、摻雜矽、二氧化矽、氮化矽、碳化矽、或氧氮化矽等等。此外，例如，此薄膜可包含低介電常數(即，low-k)或超低介電常數(即，ultra-low-k)介電層，其具有比約為4之SiO2 介電常數(例如熱二氧化矽的介電常數可從3.8分佈到3.9)更低的標稱介電常數值。更具體而言，此薄膜可具有低於3.7的介電常數，或從1.6分佈到3.7的介電常數。
這些介電層可包含有機、無機、或無機-有機混合材料至少其中一者。此外，這些介電層可為多孔性或非多孔性。
舉例而言，這些介電層可包含無機、矽酸鹽基材料，例如摻碳氧化矽(或有機矽氧烷)，其係使用CVD技術所沉積。此種膜的範例包含從Applied Materials,Inc.所購得的BlackCVD有機矽酸鹽玻璃(OSG，organosilicate glass)膜、或從Novellus Systems,Inc.所購得的CVD膜。
或者，這些介電層可包含由單相所構成的無機-有機多孔性混合膜，例如具有CH3 鍵的氧化矽基基質(matrix)，此CH3 鍵可在硬化或沉積處理期間阻礙此膜之完全緻密化(densification)而產生小空隙(或孔洞)。或者，這些介電層可包含由至少兩相所構成的無機-有機多孔性混合膜，例如具有有機多孔性材料(例如致孔劑(porogen))的摻碳氧化矽基基質，此有機多孔性材料會在硬化處理期間分解與蒸發。
或者，這些介電層可包含無機、矽酸鹽基材料，例如氫倍半氧矽烷(HSQ，hydrogen silsesquioxane)或甲基倍半氧矽烷(MSQ，methyl silsesquioxane)，其係使用旋塗介電質(SOD，spin-on dielectric)技術所沉積。此種膜的範例包含從Dow Corning所購得的HSQ、從Dow Corning所購得的XLK多孔性HSQ、以及從JSR Microelectronics所購得的JSR LKD-5109。
或者，這些介電層可包含使用SOD技術所沉積的有機材料。此種膜的範例包含從Dow Chemical所購得的SiLK-I、SiLK-J、SiLK-H、SiLK-D、以及多孔性半導體介電樹脂、以及從Honeywell所購得的GX-3TM 、以及GX-3PTM 半導體介電樹脂。
此薄膜可使用氣相沉積技術而形成，例如化學氣相沉積(CVD，chemical vapor deposition)、電漿增強CVD(PECVD，plasma enhanced chemical vapor deposition)、原子層沉積(ALD，atomic layer deposition)、電漿增強ALD(PEALD，plasma enhanced atomic layer deposition)、物理氣相沉積(PVD，physical vapor deposition)、或離子化PVD(iPVD，ionized physical vapor deposition)；或使用旋塗技術而形成，例如從Tokyo Electron Limited(TEL)(Tokyo,Japan)所購得的Clean Track ACT 8 SOD(旋塗介電質)、ACT 12 SOD、以及Lithius塗佈系統所提供之技術。Clean Track ACT 8(200 mm)、ACT 12(300 mm)、以及Lithius(300 mm)塗佈系統可提供用於SOD材料的塗佈、烘烤、以及硬化工具。此塗佈/顯影處理系統(track system)可用於處理100 mm、200 mm、300 mm、以及更大的基板尺寸。
用以在基板上形成薄膜的其他系統與方法係熟習旋塗技術與氣相沉積技術兩者之技藝者所熟知。
如上所述，一或多層遮罩層可包含微影層。此微影層可包含感光材料層，例如光阻。此光阻層可包含248 nm(奈米)光阻、193 nm光阻、157 nm光阻、極紫外線(EUV，extreme ultraviolet)光阻、或電子束敏感光阻。此光阻層可使用塗佈/顯影處理系統而形成。舉例而言，此塗佈/顯影處理系統可包含從Tokyo Electron Limited(TEL)所購得的Clean Track ACT 8、ACT 12、或Lithius光阻塗佈與顯影系統。用以在基板上形成光阻層的其他系統與方法係熟習旋塗光阻技術之技藝者所熟知。
在遮罩層中形成圖案，以及對應此圖案的特徵部可因為蝕刻處理而形成在介電層中，此蝕刻處理可用以將遮罩層中的圖案轉印到介電層。此特徵部圖案可使用下列方式而形成：光微影、電子束微影、壓印(imprint)微影、溼式蝕刻、或乾式蝕刻、或其兩者以上之任何組合。
在進行光微影時，以影像圖案使微影層成像。其中，在乾式或溼式光微影系統中，透過初縮遮罩(reticle)將此微影層曝露於EM輻射。此影像圖案可使用任何適當的習知步進式微影系統或掃瞄式微影系統而形成。此光微影系統可從ASML Netherlands B.V(De Run 6501,5504 DR Veldhoven,The Netherlands)或Canon USA,Inc. Semiconductor Equipment Division(3300 North First Street,San Jose,CA 95134)購得。雖然以上係描述光微影，但其他技術仍可用以在微影層中形成影像圖案。其他技術可包含直寫(direct-write)或非直寫技術，其包含電子束圖案化系統。之後，在微影層中將影像圖案顯影，以形成具有第一臨界尺寸(CD)的特徵部圖案。顯影處理可包含在顯影系統(例如塗佈/顯影處理系統)中將基板曝露於顯影溶劑。舉例而言，此塗佈/顯影處理系統可包含從Tokyo Electron Limited(TEL)所購得的Clean Track ACT 8、ACT 12、或Lithius光阻塗佈與顯影系統。
之後，使用一或多道的蝕刻處理，將形成在遮罩層中的圖案轉印到下伏薄膜。此一或多道的蝕刻處理可包含一或多道的乾式處理及/或一或多道的溼式處理。例如，此一或多道的蝕刻處理可包含一或多道的乾式電漿蝕刻處理。
此特徵部圖案可包含窄的線及/或穿孔、寬的線及/或穿孔、套疊的特徵部、分離的特徵部等等。此特徵部包含具有第一粗糙度的側壁，此粗糙度係由蝕刻處理所引起。例如，除了別的原因以外，第一粗糙度可歸因於遮罩層中的圖案形成，其中在蝕刻期間粗糙度會傳播到下伏薄膜；及/或歸因於蝕刻處理本身所引起的損害。
第一粗糙度的特徵在於：關於特徵部之平均表面輪廓之粗糙度的算術平均值、關於特徵部之平均表面輪廓之粗糙度的均方根離差、關於特徵部之平均表面輪廓之粗糙度的最大溝深度、關於特徵部之平均表面輪廓之粗糙度的最大峰高度、或粗糙輪廓的最大高度(或介於最小高度與最大高度之間的範圍)、或其兩者以上之任何組合。
在120中，將包含CO2 與CO的製程氣體導入到電漿處理系統內，並且在130中，形成電漿。此製程氣體可更包含碳氫氣體(Cx Hy )，其中x與y為大於或等於1的整數。此外，此製程氣體可更包含碳氫氣體、氫氟碳氣體、氟碳氣體、N2 、H2 、O2 、NO、NO2 、或N2 O、或其兩者以上之組合。此外，此製程氣體可更包含惰性氣體，例如鈍氣。例如，移除殘留物的方法可更包含將添加氣體導入到電漿處理系統內、以及在終止製程氣體的導入之前終止添加氣體的導入。此添加氣體可含有選自於由N2 、H2 、O2 、NO、NO2 、N2 O、碳氫氣體、氫氟碳氣體、氟碳氣體、以及惰性氣體所組成之群組的一或多種氣體。
在140中，移除遮罩層。在150中，藉由選擇相對於CO2 流率的CO流率而產生小於第一粗糙度的第二粗糙度。在一種實施例中，CO2 流率對CO流率的比值可從約1分佈到約5。在另一實施例中，CO2 流率對CO流率的比值可從約1.5分佈到約3。在又另一實施例中，CO2 流率對CO流率的比值可從約2分佈到約3。
吾人可選擇相對於CO2 量的CO量，以產生小於約5 nm(奈米)的第二粗糙度。或者，可選擇相對於CO2 量的CO量，以產生小於約4 nm的第二粗糙度。又或者，可選擇相對於CO2 量的CO量，以產生小於約3 nm的第二粗糙度。
在一種實施例中，移除殘留物的方法可包含一處理參數空間，其包含：分佈上至約1000 mtorr(毫托)的腔室壓力，例如上至約100 mtorr，或上至約80 mtorr；分佈上至約2000 sccm(每分鐘標準立方公分)的CO2 製程氣體流率，例如上至約1000 sccm，或約200 sccm到約1000 sccm，或約500 sccm到約1000 sccm，或約750 sccm；分佈上至約2000 sccm的CO製程氣體流率，例如上至約1000 sccm，或約100 sccm到約1000 sccm，或約200 sccm到約500 sccm；分佈上至約2000 W(瓦特)的上電極(例如圖4中的元件70)RF偏壓，例如上至約1000 W，或上至約500 W；以及分佈上至約1000 W的下電極(例如圖5中的元件20)RF偏壓，例如上至約600 W。又，上電極偏壓頻率可從約0.1 MHz分佈到約200 MHz，例如約60 MHz。此外，下電極偏壓頻率可從約0.1 MHz分佈到約100 MHz，例如約2 MHz。
在另一替代實施例中，僅將RF功率供應至上電極而不供應至下電極。在另一替代實施例中，僅將RF功率供應至下電極而不供應至上電極。
吾人可使用實驗設計(DOE，design of experiment)技術來決定移除遮罩層或殘留物或兩者、以及產生第二粗糙度的時間；然而，亦可使用終點偵測來決定此時間。一種可行的終點偵測方法為監測來自電漿區域的一部分發射光光譜，其可顯示電漿化學的改變在何時因為實質上幾乎完成從基板移除遮罩層並且接觸下伏薄膜而發生。例如，顯示此種改變的一部分光譜包含482.5 nm(CO)的波長，並且可使用光發射光譜儀(OES，optical emission spectroscopy)加以量測。其他物質可包含CO2 及/或O自由基。在對應於受監測之波長的發射等級越過指定的閾值之後(例如實質上降至零，降至低於特定的等級，或增加超過特定的等級)，可將終點視為完成。亦能夠使用可提供終點資訊的其他波長。再者，可將蝕刻時間延長而包含過度灰化時間，其中過度灰化時間可構成開始蝕刻處理之時間與終點偵測之時間之期間的分率(即，1到100%)。
在又另一實施例中，移除殘留物的方法可更包含在將包含CO2 與CO的製程氣體導入到電漿處理系統內之前，對遮罩層以及特徵部進行前處理，以在側壁上形成保護層。此前處理可包含：將前處理製程氣體導入電漿處理系統；在電漿處理系統中，從前處理製程氣體形成前處理電漿；以及將遮罩層與圖案化薄膜曝露於前處理電漿。或者，不形成前處理電漿，而僅將遮罩層與圖案化薄膜曝露於前處理製程氣體。此前處理製程氣體可含有選自於由碳氫氣體、氫氟碳氣體、氟碳氣體、N2 、H2 、O2 、NO、NO2 、N2 O、以及惰性氣體所組成之群組的一或多種氣體。
在一範例中，提出一種在將圖案轉印到下伏介電層的乾式蝕刻處理之後移除遮罩層以及後蝕刻殘留物的方法。此介電層包含超低介電常數(ultra-low-k，或ULK)材料。舉例而言，此ULK材料包含SiCOH多孔性膜(例如k<2.5)，其係使用電漿增強化學氣相沉積(PECVD)處理所形成。此介電層可更包含上覆硬遮罩層以及覆蓋層。
當對介電層圖案化時，可在介電層上方形成遮罩層，其中此遮罩層可包含光阻層、ARC層、以及OPL。如上所述，可使用微影來圖案化此光阻，並且可使用一系列的蝕刻處理將形成於此光阻中的圖案轉印到ARC層、OPL以及介電層。
例如，可將使用電漿增強化學氣相沉積所形成之含SiCOH多孔性材料(PECVD p-SiCOH)***膜堆疊體，此膜堆疊體從頂部到底部可具有微影層、含SiARC層、SiOx 硬遮罩層、有機平坦化層(OPL)、另一SiOx 硬遮罩層、SiCOH硬遮罩層、PECVD p-SiCOH層、以及多層蝕刻中止層。此圖案可包含穿孔圖案，用以在含SiCOH多孔性材料中形成穿孔。
一種將特徵部圖案轉印穿過此種膜堆疊體的程序如下：(1)處理步驟1將微影層中的特徵部圖案轉印到下伏ARC層以及SiOx 硬遮罩層；(2)處理步驟2將ARC層中的特徵部圖案轉印到下伏OPL；(3)處理步驟3將OPL中的特徵部圖案轉印到下伏SiOx 硬遮罩層；(4)處理步驟4提供含氧快閃(flash)處理；(5)處理步驟5與6將SiOx 硬遮罩層中的特徵部圖案轉印到下伏PECVD p-SiCOH層(即，用以將特徵部圖案轉印到如上所述之薄膜的主蝕刻處理)；(6)處理步驟7提供第一灰化處理；(7)處理步驟8提供襯裡移除(LRM，liner removal)處理，其用以蝕刻位在PECVD p-SiCOH層下方的氮化矽層；(8)處理步驟9提供去氟清理(DFC，de-fluorination cleaning)處理，其用以從基板以及電漿處理系統移除含氟(F)物質。
吾人可利用例如圖5所述之電漿處理裝置來執行此灰化處理。然而，所述之方法並不限於此示範說明內容的範圍。
如上所述，本案發明人發現到相較於CO2 灰化處理與O2 灰化處理兩者，在電漿灰化處理中一同使用CO2 與CO，可降低介電質的損害。本案發明人已進一步發現到對於在介電質中所蝕刻的特徵部而言，改變灰化處理的某些方面，可降低孔蝕、降低翹曲、改善既有的側壁粗糙度、改善側壁輪廓控制、以及改善CD偏移控制等等。
表1提供習知CO2 灰化處理(即，「參照」)、第一CO2 /CO灰化處理(即，「1」)、以及第二CO2 /CO灰化處理(即，「2」)的示範處理配方。對每一種灰化處理，列舉處理條件，其包含電漿處理室中的壓力(毫托，mtorr)、上電極(UEL，upper electrode)功率(瓦特，W)、下電極(LEL，lower electrode)功率(瓦特，W)、CO2 流率(每分鐘標準立方公分，sccm)、CO流率、以及灰化時間。
關於表1所列之每一處理配方的其他處理條件包含：15 torr(中心)以及40 torr(邊緣)的背側氦氣壓力；UEL溫度(例如圖4中的上電極70)=60℃；腔室壁溫度=60℃；基板夾具溫度(例如圖6中的基板夾具20)=20℃；以及1：1(或50%-中心/50%-邊緣)的中心到邊緣流量分配比率。
在圖10中，提供隨著CO流率變化(從0 sccm到375 sccm)之此三種灰化處理的結果。這些結果包含：在灰化處理之後位於中間深度之特徵部(即，穿孔)的臨界尺寸(CD)(中間CD(蝕刻)：標示為實心菱形)；在襯裡移除處理之後位於中間深度之特徵部的CD(中間CD(清理)：標示為實心方形)；以及在襯裡移除處理之後的側壁損害(損害/側：空心三角形)。
如圖10所示，CO流率增加上至約300 sccm時會導致兩中間CDs的降低。掃瞄式電子顯微鏡(SEM，scanning electron microscope)斷面的檢驗指出：可將此觀察結果視為降低特徵部翹曲的結果。此外，兩中間CDs之間的差異亦會隨著CO流率的增加而減少。再者，側壁損害會隨著CO流率增加上至約300 sccm而減少。因此，本案發明人已確定CO2 流率對CO流率的期望比值可從約2分佈到約3。舉例來說，CO2 的流率可小於或等於約1000 sccm，而CO的流率可小於或等於約700 sccm。此外，例如，CO2 的流率可小於或等於約750 sccm，而CO的流率可小於或等於約375 sccm。
本案發明人已進一步確定上述CO2 /CO基灰化處理可在移除遮罩層期間，降低穿孔特徵部之側壁上的孔蝕。此外，本案發明人已進一步確定上述CO2 /CO基灰化處理可將穿孔特徵部的臨界尺寸(CD)偏移維持小於約5 nm(奈米)，其中此CD偏移係表示特徵部之頂部CD與底部CD之間的差，離差(deviation)係表示因為移除所引起之CD偏移的變化。此外，本案發明人已進一步確定上述CO2 /CO基灰化處理可維持大於或等於約85度的輪廓角。
此外，相對於習知灰化處理，可經由CO的添加而維持、或降低及/或最小化套疊特徵部(即，密集的特徵部，例如緻密的線)、分離特徵部(即，寬鬆的特徵部，例如分離的線)、以及寬特徵部(即，相對寬的CD，例如寬的線)之CD偏移的偏距(或差)(參見圖11)。
雖然以上僅詳述本發明之某些實施例，但熟習本項技藝者可輕易明白在實質上不背離本發明之新穎教示與優點的情況下，於實施例中可進行許多的修改。因此，意指所有此種修改皆包含在本發明之範圍內。
1a．．．處理系統
1b．．．處理系統
1c．．．處理系統
1c'．．．處理系統
1d．．．處理系統
1e．．．處理系統
1f．．．處理系統
2．．．圖案
2'．．．特徵部
2"．．．特徵部
3．．．遮罩層
4．．．介電層
5．．．基板
6．．．側壁
6'．．．側壁
10．．．電漿處理室
20．．．基板夾具
22．．．電極
25．．．基板
26．．．背側氣體供應系統
28．．．夾持系統
30．．．RF產生器
32．．．阻抗匹配網路
40．．．氣體分配系統
45．．．處理區域
50．．．真空抽取系統
55．．．控制器
60．．．旋轉磁場系統
70．．．上電極
72．．．RF產生器
74．．．阻抗匹配網路
80．．．感應線圈
80'．．．感應線圈
80"．．．表面波電漿源
82．．．RF產生器
82'．．．微波產生器
84．．．阻抗匹配網路
84'．．．阻抗匹配網路
90．．．直流電源
100．．．流程圖
在隨附圖式中：
依照一實施例，圖1A到1C顯示用以蝕刻基板中之特徵部圖案之程序的示意圖；
依照一實施例，圖2顯示一處理系統的示意圖；
依照另一實施例，圖3顯示一處理系統的示意圖；
依照另一實施例，圖4顯示一處理系統的示意圖；
依照另一實施例，圖5顯示一處理系統的示意圖；
依照另一實施例，圖6顯示一處理系統的示意圖；
依照另一實施例，圖7顯示一處理系統的示意圖；
依照另一實施例，圖8顯示一處理系統的示意圖；
依照一實施例，圖9提供一流程圖，其顯示一種用以蝕刻基板中之特徵部的方法；
圖10提供從基板移除殘留物的示範資料；及
圖11顯示數種不同的特徵部圖案。
100．．．流程圖
110．．．將基板配置在電漿處理系統中，該基板包含介電層，遮罩層具有形成於其中的圖案並且覆蓋該介電層，以及與形成在該介電層中之圖案相關的特徵部具有側壁，該側壁具有第一粗糙度
120．．．將包含CO2 與CO的製程氣體導入到該電漿處理系統內
130．．．從該製程氣體形成電漿
140．．．從該基板移除該遮罩層
150．．．藉由改變相對於CO2 流率的CO流率，而產生小於該第一粗糙度的第二粗糙度

Claims (20)

  1. 一種從基板移除殘留物的方法，包含下列步驟：將該基板配置在一電漿處理系統中，該基板具有：形成於其上的一介電層、以及覆蓋該介電層的一遮罩層，其中該遮罩層包含形成於其中的一圖案，該介電層包含因為蝕刻處理而形成於其中的一特徵部，該蝕刻處理用以將該遮罩層中的該圖案轉印到該介電層，以及該特徵部包含具有因為該蝕刻處理所引起之第一粗糙度的一側壁；將包含CO2 與CO的一製程氣體導入到該電漿處理系統內；從該製程氣體形成電漿；從該基板移除該遮罩層；及藉由選擇相對於CO2 流率的CO流率，而產生小於該第一粗糙度的第二粗糙度。
  2. 如申請專利範圍第1項所述之從基板移除殘留物的方法，更包含下列步驟：在移除該遮罩層期間，降低該特徵部之側壁上的孔蝕，其中該介電層包含一多孔性介電層。
  3. 如申請專利範圍第1項所述之從基板移除殘留物的方法，更包含下列步驟：將輪廓角維持大於或等於約85度。
  4. 如申請專利範圍第1項所述之從基板移除殘留物的方法，更包含下列步驟：將該特徵部之臨界尺寸(CD)偏移的離差維持小於約5奈米(nm)，其中該CD偏移係表示該特徵部之頂部CD與底部CD之間的差，而該離差係表示因為該移除所引起之該CD偏移的變化。
  5. 如申請專利範圍第1項所述之從基板移除殘留物的方法，其中該CO2 流率對該CO流率的比值係從約1.5分佈到約3。
  6. 如申請專利範圍第5項所述之從基板移除殘留物的方法，其中該比值係從約2分佈到約3。
  7. 如申請專利範圍第1項所述之從基板移除殘留物的方法，其中該第二粗糙度係小於約5 nm。
  8. 如申請專利範圍第1項所述之從基板移除殘留物的方法，其中該第二粗糙度係小於約4 nm。
  9. 如申請專利範圍第1項所述之從基板移除殘留物的方法，其中該第二粗糙度係小於約3 nm。
  10. 如申請專利範圍第1項所述之從基板移除殘留物的方法，其中導入該製程氣體的該步驟更包含導入一碳氫氣體(Cx Hy )，其中x與y為大於或等於1的整數。
  11. 如申請專利範圍第1項所述之從基板移除殘留物的方法，其中導入該製程氣體的該步驟更包含導入N2 、H2 、O2 、NO、NO2 、或N2 O、或其兩者以上之組合。
  12. 如申請專利範圍第1項所述之從基板移除殘留物的方法，其中導入該製程氣體的該步驟更包含導入一惰性氣體。
  13. 如申請專利範圍第1項所述之從基板移除殘留物的方法，更包含：在將包含CO2 與CO之該製程氣體導入到該電漿處理系統內的該步驟之前，對該遮罩層以及該特徵部進行前處理，以在該側壁上形成一保護層，其中該前處理包含：將一前處理製程氣體導入該電漿處理系統；在該電漿處理系統中，從該前處理製程氣體形成前處理電漿；及將該遮罩層以及該介電層曝露於該前處理電漿。
  14. 如申請專利範圍第13項所述之從基板移除殘留物的方法，其中該前處理製程氣體含有選自於由碳氫氣體、氫氟碳氣體、氟碳氣體、以及惰性氣體所組成之群組的一或多種氣體。
  15. 如申請專利範圍第1項所述之從基板移除殘留物的方法，更包含：將一添加氣體導入到該電漿處理系統內；及在終止導入該製程氣體的該步驟之前，終止導入該添加氣體的該步驟。
  16. 如申請專利範圍第15項所述之從基板移除殘留物的方法，其中該添加氣體包含選自於由N2、H2、O2、NO、NO2、N2O、碳氫氣體、氫氟碳氣體、氟碳氣體、以及惰性氣體所組成之群組的一或多種氣體。
  17. 如申請專利範圍第1項所述之從基板移除殘留物的方法，更包含：將該電漿處理系統之一腔室的壓力維持在100mtorr以下；及以1000W以下的功率等級，將RF功率耦合至該腔室內的一基板夾具。
  18. 如申請專利範圍第17項所述之從基板移除殘留物的方法，其中該壓力係約80mtorr，而該功率等級係小於約600W。
  19. 如申請專利範圍第17項所述之從基板移除殘留物的方法，其中 導入該製程氣體的該步驟包含：以1000sccm以下的流率，使該CO2流入到該腔室內；以及以700sccm以下的流率，使該CO流入到該腔室內。
  20. 如申請專利範圍第17項所述之從基板移除殘留物的方法，其中導入該製程氣體的該步驟包含：以750sccm以下的流率，使該CO2流入到該腔室內；以及以375sccm以下的流率，使該CO流入到該腔室內。
TW099125101A 2009-07-29 2010-07-29 利用ｃｏ／ｃｏ基處理以灰化基板之低損害方法 TWI417960B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US12/511,832 US7637269B1 (en) 2009-07-29 2009-07-29 Low damage method for ashing a substrate using CO2/CO-based process

Publications (2)

Publication Number Publication Date
TW201133618A TW201133618A (en) 2011-10-01
TWI417960B true TWI417960B (zh) 2013-12-01

Family

ID=41432915

Family Applications (1)

Application Number Title Priority Date Filing Date
TW099125101A TWI417960B (zh) 2009-07-29 2010-07-29 利用ｃｏ／ｃｏ基處理以灰化基板之低損害方法

Country Status (4)

Country Link
US (1) US7637269B1 (zh)
JP (1) JP5608920B2 (zh)
KR (1) KR101688231B1 (zh)
TW (1) TWI417960B (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110136346A1 (en) * 2009-12-04 2011-06-09 Axcelis Technologies, Inc. Substantially Non-Oxidizing Plasma Treatment Devices and Processes
US20110232567A1 (en) * 2010-03-25 2011-09-29 Tokyo Electron Limited Method of cleaning the filament and reactor's interior in facvd
SG193093A1 (en) * 2012-02-13 2013-09-30 Novellus Systems Inc Method for etching organic hardmasks
JP6096470B2 (ja) * 2012-10-29 2017-03-15 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
US9304396B2 (en) 2013-02-25 2016-04-05 Lam Research Corporation PECVD films for EUV lithography
US9093387B1 (en) * 2014-01-08 2015-07-28 International Business Machines Corporation Metallic mask patterning process for minimizing collateral etch of an underlayer
CN106298498B (zh) * 2015-06-11 2018-12-25 中微半导体设备(上海)有限公司 刻蚀形成硅通孔的方法与硅通孔刻蚀装置
US10535566B2 (en) 2016-04-28 2020-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
KR102451171B1 (ko) 2018-01-25 2022-10-06 삼성전자주식회사 반도체 소자
US10804106B2 (en) 2018-02-21 2020-10-13 International Business Machines Corporation High temperature ultra-fast annealed soft mask for semiconductor devices
CN113891954A (zh) 2019-05-29 2022-01-04 朗姆研究公司 通过高功率脉冲低频率rf产生的高选择性、低应力、且低氢的类金刚石碳硬掩模

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW561559B (en) * 2002-08-09 2003-11-11 Hitachi Ltd Method of manufacturing a semiconductor integrated circuit device
TW200601451A (en) * 2004-06-23 2006-01-01 Hitachi High Tech Corp Dry-etching method and apparatus
US20060166107A1 (en) * 2005-01-27 2006-07-27 Applied Materials, Inc. Method for plasma etching a chromium layer suitable for photomask fabrication
TW200809961A (en) * 2006-05-24 2008-02-16 Ulvac Inc Method for dry-etching interlayer insulating film
KR20080032507A (ko) * 2006-10-10 2008-04-15 삼성전기주식회사 카메라 모듈과 이의 조립 장치

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040018715A1 (en) 2002-07-25 2004-01-29 Applied Materials, Inc. Method of cleaning a surface of a material layer
US7294580B2 (en) * 2003-04-09 2007-11-13 Lam Research Corporation Method for plasma stripping using periodic modulation of gas chemistry and hydrocarbon addition
US20050118541A1 (en) 2003-11-28 2005-06-02 Applied Materials, Inc. Maintenance of photoresist adhesion and activity on the surface of dielectric ARCS for 90 nm feature sizes
JP3816080B2 (ja) 2004-02-20 2006-08-30 松下電器産業株式会社 プラズマ処理方法およびプラズマ処理装置
US7288484B1 (en) 2004-07-13 2007-10-30 Novellus Systems, Inc. Photoresist strip method for low-k dielectrics
US7396769B2 (en) 2004-08-02 2008-07-08 Lam Research Corporation Method for stripping photoresist from etched wafer
US20060199370A1 (en) 2005-03-01 2006-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Method of in-situ ash strip to eliminate memory effect and reduce wafer damage
US7279427B2 (en) * 2005-08-03 2007-10-09 Tokyo Electron, Ltd. Damage-free ashing process and system for post low-k etch
US7964511B2 (en) 2005-09-09 2011-06-21 Tokyo Electron Limited Plasma ashing method
US7790047B2 (en) * 2006-04-25 2010-09-07 Applied Materials, Inc. Method for removing masking materials with reduced low-k dielectric material damage
US8124516B2 (en) 2006-08-21 2012-02-28 Lam Research Corporation Trilayer resist organic layer etch
JP5231238B2 (ja) * 2006-10-30 2013-07-10 日本航空電子工業株式会社 ガスクラスターイオンビームによる固体表面の平坦化方法
US7758763B2 (en) * 2006-10-31 2010-07-20 Applied Materials, Inc. Plasma for resist removal and facet control of underlying features
US7595005B2 (en) 2006-12-11 2009-09-29 Tokyo Electron Limited Method and apparatus for ashing a substrate using carbon dioxide
US8435895B2 (en) 2007-04-04 2013-05-07 Novellus Systems, Inc. Methods for stripping photoresist and/or cleaning metal regions

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW561559B (en) * 2002-08-09 2003-11-11 Hitachi Ltd Method of manufacturing a semiconductor integrated circuit device
TW200601451A (en) * 2004-06-23 2006-01-01 Hitachi High Tech Corp Dry-etching method and apparatus
US20060166107A1 (en) * 2005-01-27 2006-07-27 Applied Materials, Inc. Method for plasma etching a chromium layer suitable for photomask fabrication
TW200809961A (en) * 2006-05-24 2008-02-16 Ulvac Inc Method for dry-etching interlayer insulating film
KR20080032507A (ko) * 2006-10-10 2008-04-15 삼성전기주식회사 카메라 모듈과 이의 조립 장치

Also Published As

Publication number Publication date
KR101688231B1 (ko) 2016-12-20
JP2011035395A (ja) 2011-02-17
KR20110013265A (ko) 2011-02-09
TW201133618A (en) 2011-10-01
JP5608920B2 (ja) 2014-10-22
US7637269B1 (en) 2009-12-29

Similar Documents

Publication Publication Date Title
TWI417960B (zh) 利用ｃｏ／ｃｏ基處理以灰化基板之低損害方法
KR101569938B1 (ko) 임계 치수 바이어스가 감소된 실리콘 함유 반사 방지 코팅층의 에칭 방법
US8809196B2 (en) Method of etching a thin film using pressure modulation
JP6280030B2 (ja) 多層マスクのパターン限界寸法及びインテグリティを制御するためのエッチングプロセス
KR101713330B1 (ko) Ｓｆ６ 및 탄화수소를 이용하여 ａｒｃ층을 패터닝하는 방법
TWI512823B (zh) 金屬內連線之絕緣堆疊的選擇性蝕刻方法
US7998872B2 (en) Method for etching a silicon-containing ARC layer to reduce roughness and CD
JP6049871B2 (ja) エッチング及びアッシング中での低誘電率材料の側壁保護
US8252192B2 (en) Method of pattern etching a dielectric film while removing a mask layer
US6991739B2 (en) Method of photoresist removal in the presence of a dielectric layer having a low k-value
US7858270B2 (en) Method for etching using a multi-layer mask
KR102083680B1 (ko) 유기 하드마스크들을 에칭하는 방법
US20060102197A1 (en) Post-etch treatment to remove residues
US20100216310A1 (en) Process for etching anti-reflective coating to improve roughness, selectivity and CD shrink
US7947609B2 (en) Method for etching low-k material using an oxide hard mask
TW201401435A (zh) 形成外露式低Ｋ表面上之含ＳｉＯＣｌ的層以減少低Ｋ損傷
US7935640B2 (en) Method for forming a damascene structure
US7622390B2 (en) Method for treating a dielectric film to reduce damage
US20090246713A1 (en) Oxygen-containing plasma flash process for reduced micro-loading effect and cd bias