TWI417627B - 畫素結構 - Google Patents

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Description

畫素結構
本發明是有關於一種畫素結構，且特別是有關於一種具有半導體-金屬-絕緣層-銦錫氧化物(Semicomductor-Metal-Insulator-ITO，SMII)結構的儲存電容(storage capacitor,Cst)的畫素結構。
薄膜電晶體液晶顯示器(TFT LCD)主要是由薄膜電晶體陣列基板、彩色濾光陣列基板和液晶層所構成，其中薄膜電晶體陣列基板是由多個以陣列排列之薄膜電晶體，以及與每一個薄膜電晶體對應配置之畫素電極(pixel electrode)所組成。此外，習知為了增進畫素結構對於顯示資料之記憶與保持的功能，通常會在畫素結構中形成儲存電容。例如，使畫素電極覆蓋於金屬電容電極上，以形成MII儲存電容。
現行技術多以源極金屬層來製作MII結構的金屬電容電極，在一些製程例如四道光罩製程裡，其中源極金屬層下方會墊有半導體層，以和源極上方的畫素電極形成SMII的電容結構，且源極金屬層會暴露半導體層局部的外圍區域，其中，源極上方的畫素電極與源極上方之外的畫素電極連接在一起。然而，半導體材料在照光時會產生導電特性，因此外露的半導體層與上方的畫素電極之間會隨著不同頻率以及不同電壓的操作條件而產生寄生電容，使得 SMII儲存電容的電容值產生變化，並導致顯示畫面產生水波紋(water fall)或是殘影(image sticking)等缺陷。
本發明提供一種畫素結構，其可以消弭SMII電容結構中半導體層與透明電極之間產生的寄生電容，避免顯示畫面產生水波紋或是殘影等缺陷，以提升顯示品質。
為具體描述本發明之內容，在此提出一種畫素結構，包括一基板、一掃描線、一資料線、一薄膜電晶體、一半導體層、一金屬電容電極、一保護層、一畫素電極以及一透明電容電極。掃描線與資料線配置於基板上，且資料線的延伸方向與掃描線的延伸方向相交。薄膜電晶體配置於基板上，並且電性連接至掃描線與資料線。半導體層配置於基板上，而金屬電容電極配置於半導體層上，且金屬電容電極在基板上的投影區域的邊緣較半導體層在基板上的投影區域的邊緣內縮。保護層配置於基板上，且覆蓋掃描線、資料線、薄膜電晶體、半導體層以及金屬電容電極。畫素電極配置於保護層上，並且電性連接至薄膜電晶體，畫素電極在基板上的投影區域與半導體層在基板上的投影區域不會重疊。透明電容電極配置於保護層上，且透明電容電極在基板上的投影區域位於金屬電容電極在基板上的投影區域內。
在本發明之一實施例中，透明電容電極在基板上的投影區域的邊緣與金屬電容電極在基板上的投影區域的邊緣 的最小間距大於或等於0微米，且小於或等於6微米。
在本發明之一實施例中，透明電容電極在基板上的投影區域的邊緣與金屬電容電極在基板上的投影區域的邊緣的最小間距大於或等於1微米，且小於或等於4微米。
在本發明之一實施例中，畫素電極在基板上的投影區域的邊緣與半導體層在基板上的投影區域的邊緣的最小間距大於或等於1.6微米，且小於或等於6微米。
在本發明之一實施例中，畫素電極在基板上的投影區域的邊緣與半導體層在基板上的投影區域的邊緣的最小間距大於或等於2微米，且小於或等於4微米。
在本發明之一實施例中，所述畫素結構更包括一閘極金屬層，其位於基板上，且閘極金屬層在基板上的投影區域至少覆蓋畫素電極在基板上的投影區域以外的其他區域。
在本發明之一實施例中，所述畫素結構更包括一閘絕緣層，其配置於保護層與基板之間。閘絕緣層覆蓋閘極金屬層。
在本發明之一實施例中，畫素電極具有多個微狹縫。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1繪示依照本發明之一實施例的一種畫素結構。圖2為圖1之畫素結構的局部剖面圖。請同時參考圖1與2， 畫素結構100包括基板110、掃描線120、資料線130、薄膜電晶體140、半導體層150、金屬電容電極160、保護層170、畫素電極180以及透明電容電極190。尤其，本實施例的SMII儲存電容Cst是由半導體層150、金屬電容電極160、保護層170以及透明電容電極190所構成。
此外，掃描線120與資料線130配置於基板110上，且資料線130的延伸方向與掃描線120的延伸方向相交，以定義出畫素結構100的區域。薄膜電晶體140配置於基板110上，並且電性連接至掃描線120與資料線130。其中，薄膜電晶體140是由閘極、通道層、源極與汲極所構成，並且依照薄膜電晶體140之類型可包含底閘型薄膜電晶體或頂閘型薄膜電晶體，皆可使用於本發明下列所述的實施例。更詳細而言，本實施例是直接將薄膜電晶體140製作於掃描線120上，即以掃描線120做為薄膜電晶體140的閘極142，而薄膜電晶體140的源極144連接資料線130。薄膜電晶體140係用來作為畫素結構100的開關元件，而藉由與薄膜電晶體140耦接的掃描配線120與資料線130可選取特定的畫素結構100，並對其施與適當的操作電壓，以顯示對應此畫素結構100的顯示資料。
半導體層150配置於基板110上，其中此半導體層150與薄膜電晶體140中的通道層148係採用同一個半導體材料層來製作，並可在同一製程完成，但不限於此。較佳地，半導體層150與薄膜電晶體140中的通道層148係分隔開來的，即上述二者相互不連接。於其它實施例中，半導體 層150與薄膜電晶體140中的通道層148係可選擇性的相互連接而相互連動。其中，半導體層150與通道層148其中至少一者，可為單層或多層結構，且其材料包含非晶矽、多晶矽、單晶矽、微晶矽、金屬氧化物半導體材料、有機半導體材料、或上述材料包含摻雜子、或其它合適的半導體材料、或上述之組合。此外，金屬電容電極160配置於半導體層150上，且金屬電容電極160在基板110上的投影區域的邊緣會較半導體層150在基板110上的投影區域的邊緣內縮。換言之，會有一部份的半導體層150被暴露於金屬電容電極160之外。本實施例的金屬電容電極160與薄膜電晶體140的源極144、汲極146例如是採用同一個金屬材料層來製作，並可在同一製程完成。較佳地，金屬電容電極160與薄膜電晶體140的源極144、汲極146係分隔開來的，即上述元件相互不連接。
保護層170配置於基板110上，且覆蓋掃描線120、資料線130、薄膜電晶體140、半導體層150以及金屬電容電極160。畫素電極180包括分別位於掃描線120之相對兩側的第一畫素電極182以及第二畫素電極184，其配置於保護層170上，並且分別經由保護層170的開孔172a與172b電性連接至薄膜電晶體140的汲極146。此外，第一畫素電極182以及第二畫素電極184分別具有多個微狹縫，以輔助液晶分子的配向。
本實施例的第一畫素電極182以及第二畫素電極184在基板110上的投影區域與半導體層150在基板110上的 投影區域不會重疊。從圖2的I-I’截面觀之，第一畫素電極182(或第二畫素電極184)在基板110上的投影區域的邊緣與半導體層150在基板110上的投影區域的邊緣的最小間距D1會實質上大於或實質上等於零。舉例而言，最小間距D1可實質上大於或實質上等於1.6微米，且實質上小於或實質上等於6微米。或者，最小間距D1可實質上大於或實質上等於2微米，且實質上小於或實質上等於4微米。然而，最小間距D1會影響畫素的開口率。例如，若是畫素電極180距離半導體層150較遠，則畫素的開口率也相對較小。因此，本領域中具有通常知識者當可依據實際的畫素結構與設計需求來決定最小間距D1。
透明電容電極190配置於保護層170上，以與半導體層150、金屬電容電極160以及保護層170共同構成SMII儲存電容Cst。透明電容電極190在基板110上的投影區域位於金屬電容電極160在基板110上的投影區域內。在本實施例中，透明電容電極190與畫素電極180例如是採用同一個透明導電材料層來製作，且也可在同一製程完成，且本實施例更藉由圖案化製程移除了位於被金屬電容電極160所暴露的該部份半導體層150上方的透明導電材料層，如R1區域及R2區域，避免被暴露的該部份半導體層150與透明導電材料層形成寄生電容。也就是說，透明電容電極190與畫素電極180部份分隔開來。
從圖2的I-I’截面觀之，透明電容電極190在基板110上的投影區域的邊緣與金屬電容電極160在基板110上的 投影區域的邊緣的最小間距D2會大於或等於零。舉例而言，最小間距D2實質上可大於或實質上等於0微米，且實質上小於或實質上等於6微米。或者最小間距D2可實質上大於或實質上等於1微米，且實質上小於或實質上等於4微米。然而，最小間距D2取決於實際的畫素結構與設計需求。例如，透明電容電極190若較小，則儲存電容Cst也會相對變小；而透明電容電極190若較大，則金屬電容電極160也會變大，相對使得畫素的開口率變小。
圖3繪示了習知的畫素結構處於高頻操作(140KHz)、高頻操作(140KHz)並且照光、以及低頻操作(10KHz)並且照光之三種狀態的儲存電容值(法拉，F)與電壓的關係曲線，以及本實施例的畫素結構100在D1約為2微米，而D2約為1.5微米時，處於前述三種狀態下的儲存電容值(F)與電壓的關係曲線。由圖3可以明顯發現本實施例的畫素結構100不論在高頻操作(約140KHz)、高頻操作(約140KHz)並且照光、或是低頻操作(約10KHz)並且照光的狀態下，都有相近的電性表現。換言之，本實施例的畫素結構100大幅消弭了SMII儲存電容Cst中寄生電容的影響，使得畫素結構100具有穩定的電性，以提供良好的顯示品質。
圖4為依照本發明之另一實施例的一種畫素結構的局部剖面圖。如圖4所示，本實施例的畫素結構200具有與前述實施例類似的畫素結構100，除了：本實施例的畫素結構200在半導體層250的下方更具有一遮蔽層202，以 及覆蓋遮蔽層202的閘絕緣層204。此遮蔽層202例如是採用與閘極金屬層相同材料，也可以在相同製程來製作。更詳細而言，本實施可以在製作畫素結構200的薄膜電晶體時，將用來形成薄膜電晶體的閘極的閘極金屬層延伸到半導體層250的下方，來形成所述遮蔽層202，而配置於保護層270與基板210之間的閘絕緣層204會覆蓋形成所述遮蔽層202的閘極金屬層。由於本實施例的畫素結構200移除了對應於半導體層250的透明電極層，也就是移除了位於被金屬電容電極260所暴露的該部份半導體層250上方的透明導電材料層，如R3區域及R4區域，使成為透明電容電極290與畫素電極280，因此對應於此鏤空區域的液晶分子可能出現不規則的排列，而導致顯示時的漏光，遮蔽層202便可用來遮蔽此漏光的區域。換言之，遮蔽層202(例如是閘極金屬層)在基板210上的投影區域至少覆蓋畫素電極280在基板210上的投影區域以外的其他區域。例如，遮蔽層202在基板210上的投影區域與畫素電極280在基板210上的投影區域的重疊部分，其寬度W實質上可大於或實質上等於2微米。
綜上所述，本發明對畫素結構中的SMII電容結構進行修改，其中移除對應於半導體層的透明電極層的局部區域，以消弭透明電極層與半導體層之間產生寄生電容，避免顯示畫面產生水波紋或是殘影等缺陷，以提升顯示品質。此外，本發明可在透明電極層被鏤空的區域形成遮蔽層，以遮蔽可能產生的漏光。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明。舉例而言，前述多個實施例所繪示的畫素結構僅為舉例之用，實際上，本發明提出的技術方案可適用於任何具有類似之SMII儲存電容的畫素結構。任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧畫素結構
110‧‧‧基板
120‧‧‧掃描線
130‧‧‧資料線
140‧‧‧薄膜電晶體
142‧‧‧閘極
144‧‧‧源極
146‧‧‧汲極
148‧‧‧通道層
150‧‧‧半導體層
160‧‧‧金屬電容電極
170‧‧‧保護層
172a、172b‧‧‧保護層的開孔
180、182、184‧‧‧畫素電極
190‧‧‧透明電容電極
Cst‧‧‧儲存電容
D1‧‧‧畫素電極在基板上的投影區域的邊緣與半導體層在基板上的投影區域的邊緣的最小間距
D2‧‧‧透明電容電極在基板上的投影區域的邊緣與金屬電容電極在基板上的投影區域的邊緣的最小間距
R1~R4‧‧‧區域
W‧‧‧遮蔽層在基板上的投影區域與畫素電極在基板上的投影區域的重疊部分的寬度
200‧‧‧畫素結構
202‧‧‧遮蔽層
204‧‧‧閘絕緣層
210‧‧‧基板
250‧‧‧半導體層
280‧‧‧畫素電極
290‧‧‧透明電容電極
圖1繪示依照本發明之一實施例的一種畫素結構。
圖2為圖1之畫素結構的局部剖面圖。
圖3繪示了習知的畫素結構與本發明的畫素結構處於不同操作狀態下的電性曲線。
圖4為依照本發明之另一實施例的一種畫素結構的局部剖面圖。
110‧‧‧基板
150‧‧‧半導體層
160‧‧‧金屬電容電極
170‧‧‧保護層
180‧‧‧畫素電極
190‧‧‧透明電容電極
Cst‧‧‧儲存電容
D1‧‧‧畫素電極在基板上的投影區域的邊緣與半導體層在基板上的投影區域的邊緣的最小間距
D2‧‧‧透明電容電極在基板上的投影區域的邊緣與金屬電容電極在基板上的投影區域的邊緣的最小間距
R1、R2‧‧‧區域

Claims (8)

  1. 一種畫素結構，包括：一基板；一掃描線，配置於該基板上；一資料線，配置於該基板上，該資料線的延伸方向與該掃描線的延伸方向相交；一薄膜電晶體，配置於該基板上，並且電性連接至該掃描線與該資料線，其中該薄膜電晶體係由閘極、通道層、源極以及汲極所構成；一半導體層，配置於該基板上，且該半導體位於該薄膜電晶體之外；一金屬電容電極，配置於該半導體層上，且該金屬電容電極在該基板上的投影區域的邊緣較該半導體層在該基板上的投影區域的邊緣內縮；一保護層，配置於該基板上，且覆蓋該掃描線、該資料線、該薄膜電晶體、該金屬電容電極以及該半導體層；一畫素電極，配置於該保護層上，並且電性連接至該薄膜電晶體，該畫素電極在該基板上的投影區域與該半導體層在該基板上的投影區域不會重疊；以及一透明電容電極，配置於該保護層上，該透明電容電極在該基板上的投影區域位於該金屬電容電極在該基板上的投影區域內。
  2. 如申請專利範圍第1項所述的畫素結構，其中該透明電容電極在該基板上的投影區域的邊緣與該金屬電容電 極在該基板上的投影區域的邊緣的最小間距大於或等於0微米，且小於或等於6微米。
  3. 如申請專利範圍第1項所述的畫素結構，其中該透明電容電極在該基板上的投影區域的邊緣與該金屬電容電極在該基板上的投影區域的邊緣的最小間距大於或等於1微米，且小於或等於4微米。
  4. 如申請專利範圍第1項所述的畫素結構，其中該畫素電極在該基板上的投影區域的邊緣與該半導體層在該基板上的投影區域的邊緣的最小間距大於或等於1.6微米，且小於或等於6微米。
  5. 如申請專利範圍第1項所述的畫素結構，其中該畫素電極在該基板上的投影區域的邊緣與該半導體層在該基板上的投影區域的邊緣的最小間距大於或等於2微米，且小於或等於4微米。
  6. 如申請專利範圍第1項所述的畫素結構，更包括一閘極金屬層，位於該基板上，且該閘極金屬層在該基板上的投影區域至少覆蓋該畫素電極在該基板上的投影區域以外的所有區域。
  7. 如申請專利範圍第6項所述的畫素結構，更包括一閘絕緣層，配置於該保護層與該基板之間，該閘絕緣層覆蓋該閘極金屬層。
  8. 如申請專利範圍第1項所述的畫素結構，其中該畫素電極具有多個微狹縫。
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