TWI408959B - 解交錯器與其他電路共用資料儲存模組的無線通訊接收機、電視接收機與其相關方法 - Google Patents

Description

解交錯器與其他電路共用資料儲存模組的無線通訊接收機、電 視接收機與其相關方法

本發明係有關於無線通訊，尤指一種具有解交錯器與訊號處理電路(例如MPEG解碼器、H.264解碼器或AVS解碼器)共用資料儲存模組(例如記憶體)的無線通訊接收機(例如數位電視接收機)與其相關方法。

近幾年來，正交分頻多工(orthogonal frequency division multiplexing,OFDM)的技術廣泛地應用於無線通訊系統中，例如數位電視系統。一般而言，數位電視系統是將電視訊號由目前所使用的類比訊號轉換成數位訊號的電視系統，換言之，數位電視系統是將影像和聲音的原始訊號，經過數位化的轉換與壓縮等處理之後，變成一連串資料串流，而這些資料串流再以無線通訊之方式進行廣播，對於用戶端而言，可經由數位電視接收機進行無線訊號接收並經由適當訊號處理(例如解調變、解交錯與解碼等等)來擷取出影像和聲音的訊號，最後再經由輸出裝置(例如電視螢幕與喇叭)來播出使用者所選取的頻道內容。

目前世界上所使用的數位電視規格依地域而有所不同，舉例來說，中華人民共和國目前亦自訂了數位電視規範。無論使用那一種數位電視規範，均需要透過數位電視接收機來接收數位電視訊號。請參閱第1圖，第1圖為習知數位電視接收機100的功能方 塊示意圖。數位電視接收機100包含有一天線(antenna)102、一調諧器(tuner)104、一解調器(demodulator)106、一後端解碼器(backend decoder)108與複數個記憶體110、112。天線102會接收數位電視訊號(其係為射頻訊號)，接著，由調諧器104進行降頻與頻道選擇，並由解調器106對調諧器104的輸出進行解調處理以擷取出數位電視訊號所傳送的位元流，最後，由後端解碼器108對解調器106所輸出的位元流進行解碼(例如MPEG解碼、H.264解碼或AVS解碼)以產生影像/聲音訊號至後續的輸出裝置(例如電視螢幕與喇叭)來播放使用者所選取的頻道內容。一般而言，後端解碼器108與解調器106係個別地設計，故往往設置於不同的晶片之中，因此，解調器106本身會配置一個專屬的記憶體110，同樣地，後端解碼器108本身亦會配置一個專屬的記憶體112。

一般而言，傳送端於輸出無線通訊訊號之前，可經由交錯處理來將原始資料打散以降低通道衰弱(channel fading)所造成的影響，因此，對於數位電視廣播而言，當傳送端具有交錯電路(interleaver)時，則位於接收端的數位電視接收機100便需具有相對應的解交錯電路(deinterleaver)，舉例來說，對於中華人民共和國所訂定的數位電視規範而言，係使用迴旋交錯處理來將原始資料打散，但是相較於其他數位電視規範(例如DVB-T)，對於符合中華人民共和國所訂定之數位電視規範的迴旋交錯電路而言，複數個交錯分支(branch)中所有移位暫存器的資料暫存量很大，意謂著解調器106中的去交錯電路相對應需要極大的儲存空間以便完 成去交錯處理，所以，往往透過晶片外部的記憶體(例如記憶體110)來提供所需的儲存空間。由於記憶體110僅供解調器106使用(例如僅供解調器106中的去交錯電路使用)以及記憶體112僅供後端解碼器108使用，如此的硬體組態將造成記憶體於使用上的彈性不佳，且生產成本受限於專屬記憶體110、112的配置而無法有效降低。

因此，本發明的目的之一在於提供一種具有解交錯器與訊號處理電路(例如MPEG解碼器、H.264解碼器或AVS解碼器)共用資料儲存模組(例如記憶體)的無線通訊接收機(例如數位電視接收機)與其相關方法。

依據本發明之一實施例，其揭露一種無線通訊接收機。該無線通訊接收機包含有：複數個訊號處理電路、一資料儲存模組以及一解交錯器。該複數個訊號處理電路包含有一第一訊號處理電路與一第二訊號處理電路。該第一訊號處理電路係接收一無線通訊訊號，並依據該無線通訊訊號進行一第一訊號處理以產生一第一輸出資料。該解交錯器係耦接於該第一訊號處理電路與該資料儲存模組，用以將該第一輸出資料儲存至該資料儲存模組，並自該資料儲存模組擷取出對應該第一輸出資料之一解交錯資料。該第二訊號處理電路係對該解交錯資料進行一第二訊號處理以產生一第二輸出資料。該解交錯器與該複數個訊號處理電路中至少其一 係共用該資料儲存模組來儲存資料。

依據本發明之另一實施例，其揭露一種無線通訊接收方法。該無線通訊接收方法包含有：進行一第一訊號處理，以接收一無線通訊訊號，並依據該無線通訊訊號來產生一第一輸出資料；執行一解交錯處理，以將該第一輸出資料儲存至一資料儲存模組，並自該資料儲存模組擷取出對應該第一輸出資料之一解交錯資料；以及對該解交錯資料進行一第二訊號處理以產生一第二輸出資料。該解交錯處理與該第一、第二訊號處理中至少其一係共用該資料儲存模組來儲存資料。

依據本發明之另一實施例，其揭露一種無線通訊接收機。該無線通訊接收機包含有：一資料儲存模組、記憶體匯流排、一解交錯器以及複數個訊號處理電路。該記憶體匯流排連接至該資料儲存模組。該解交錯器耦接於該資料儲存模組，用以將一第一輸出資料儲存至該資料儲存模組，並自該資料儲存模組擷取出對應該第一輸出資料之一解交錯資料。該複數個訊號處理電路包含有一第一訊號處理電路與一第二訊號處理電路，其中該第一訊號處理電路耦接於該解交錯器，用以接收一無線通訊訊號，並依據該無線通訊訊號進行一第一訊號處理以產生該第一輸出資料，以及該第二訊號處理電路耦接於該解交錯器，用以依據該解交錯資料進行一第二訊號處理以產生一第二輸出資料。該解交錯器與該複數個訊號處理電路中至少之一者皆係透過該記憶體匯流排以存取該 資料儲存模組。

依據本發明之另一實施例，其揭露一種電視接收機。該電視接收機包含有：一資料儲存模組、一解調器以及一後端解碼器。該解調器接收及解調一數位電視訊號以產生一位元流，且包含有：一第一訊號處理電路，用以依據該數位電視訊號進行一第一訊號處理以產生一第一輸出資料；一解交錯器，耦接於該第一訊號處理電路及該資料儲存模組，用以將該第一輸出資料儲存至該資料儲存模組，並自該資料儲存模組擷取出對應該第一輸出資料之一解交錯資料；以及一糾錯解碼模組，耦接於該解交錯器，用以依據該解交錯資料進行一糾錯解碼處理以產生該位元流。該後端解碼器耦接於該解調器，用以接收以及解碼該位元流。該解交錯器與該後端解碼器係共用該資料儲存模組來儲存資料。

第2圖為本發明無線通訊接收機的廣義架構示意圖。無線通訊接收機200包含有(但不限於)一第一訊號處理電路202、一解交錯器204、一第二訊號處理電路206以及一資料儲存模組208，如圖所示，解交錯器204與第二訊號處理電路206係共用同一資料儲存模組208來儲存資料，亦即，資料儲存模組208並非是解交錯器204的專屬儲存元件，亦非是第二訊號處理電路206的專屬儲存元件。第一訊號處理電路202接收無線通訊訊號RF，並依據無線通訊訊號RF進行一第一訊號處理以產生第一輸出資料D1至 解交錯器204，接著，解交錯器204會將第一輸出資料D1儲存至資料儲存模組208，並自資料儲存模組208擷取出對應第一輸出資料D1的解交錯資料DD，最後，第二訊號處理電路206從解交錯器204接收解交錯資料DD，並對解交錯資料DD進行一第二訊號處理以產生第二輸出資料D2至後續的電路元件(未顯示)。於本發明之一實施例中，無線通訊接收機100係為一數位電視接收機，用以接收以正交分頻多工(orthogonal frequency division multiplexing,OFDM)方式所傳輸的數位電視訊號(例如符合中華人民共和國所訂定之數位電視規範的無線通訊訊號RF)，並自所接收之數位電視訊號中擷取出數位電視頻道內容(亦即第二輸出資料D2)，以供後續的輸出裝置(例如螢幕及/或喇叭)來進行頻道內容的播放。

請注意，於第2圖所示之電路架構中，解交錯器204與第二訊號處理電路206(其係為解交錯器204的後端電路)係共用同一資料儲存模組208來儲存資料，然而，此僅作為範例說明之用，並非用來限制本發明的範疇，例如，在不違背本發明共用資料儲存裝置208的精神下，於本發明的其他實施例中，解交錯器204亦可與第一訊號處理電路202(其係為解交錯器204的前端電路)共用資料儲存模組208，此一設計變化亦屬本發明的範疇。

第2圖所示僅是本發明無線通訊接收機的廣義架構，用以大致說明解交錯器於進行解交錯處理時所使用的資料儲存模組另可被 無線通訊接收機中其他電路元件所使用，而為了更加清楚地揭露本發明的技術特徵，以下將以複數個範例來說明。

請參閱第3圖，第3圖為本發明無線通訊接收機之一實施例的功能方塊示意圖。本實施例中，無線通訊接收機300包含有一天線302、一調諧器304、一解調器306、一後端解碼器308、一記憶體控制器310以及一記憶體312。無線通訊接收機300為應用第2圖所示之電路架構的一種實施例，天線302用以接收數位電視訊號，接著，由調諧器304進行降頻與頻道選擇，亦即，天線302與調諧器304係作為一訊號接收電路305，用以接收無線通訊訊號(數位電視訊號)，並產生一接收訊號至解調器306，接著，由解調器306對調諧器304的輸出進行解調以擷取出數位電視訊號所傳送的位元流，最後，由後端解碼器308對解調器306所輸出的位元流進行解碼(例如MPEG解碼、H.264解碼或AVS解碼)以產生影像/聲音訊號至後續的輸出裝置(例如螢幕及/或喇叭)來播放使用者所選取的數位電視頻道內容。本實施例係以記憶體312來實作第2圖所示的資料儲存模組208，而第2圖所示之解交錯器204則由解調器306中的解交錯器(未顯示於第3圖，但將於後再加以詳述)來加以實作，此外，一併對照第2圖與第3圖可清楚得知，天線302、調諧器304與解調器306中的一部份電路(不含解交錯器)係對應於第2圖所示的第一訊號處理模組202，以及解調器306中的另一部份電路(不含解交錯器)與後端解碼器308則是對應於第2圖所示的第二訊號處理模組206。本實施例中，解 調器306中的解交錯器與後端解碼器308共用記憶體312，例如動態隨機存取記憶體(DRAM)或同步動態隨機存取記憶體(SDRAM)，而當解調器306中的解交錯器與後端解碼器308分別經由區域匯流排(local bus)314、315發出記憶體寫入請求或記憶體讀取請求時，記憶體控制器310會仲裁由解調器306中的解交錯器抑或是後端解碼器308取得記憶體312的存取權，接著，記憶體控制器310便根據記憶體寫入請求或記憶體讀取請求來對記憶體312進行相對應的資料寫入/讀取的操作，而記憶體控制器310與記憶體312之間係經由一記憶體匯流排(memory bus)316來傳遞記憶體位址與資料，換言之，解調器306中的解交錯器與後端解碼器308透過同一記憶體匯流排316來共用記憶體312。

請同時參閱第3圖與第4圖，第4圖為第3圖所示之解調器306之第一實施例的示意圖。本實施例中，解調器306-1包含有(但不限於)一訊號轉換電路(signal conversion circuit)402、一載波/時序同步電路(carrier/timing synchronization circuit)404、一通道估測/等化電路(channel estimation/equalization circuit)406、一誤差向量產生及解映射電路(error vector generation & demapping circuit)408、一通道狀態資訊產生電路(channel state information generation circuit)410、一乘法器412、一解交錯器(deinterleaver)414、一糾錯解碼模組415以及一解擾碼器(descrambler)420。第3圖所示之調諧器304會依據天線302所接收之無線通訊訊號(亦即數位電視訊號)來產生一接收訊號S1，而接收訊號S1可以是中頻訊號或 基頻訊號，若接收訊號S1是中頻訊號，則解調器306中便需另外設置一降頻電路(未顯示)以進一步將中頻訊號降頻成基頻訊號，並輸入至訊號轉換電路402以進行類比至數位轉換，另一方面，若接收訊號S1已經是基頻訊號，則調諧器304所產生的接收訊號S1便直接輸入至訊號轉換電路402來進行類比至數位轉換。載波/時序同步電路404會使接收端與傳送端同步以便正確地處理經由無線通訊訊號所傳遞的OFDM符元(OFDM symbol)，接著，通道估測/等化電路406會進行通道估測/等化處理，此時，根據通道估測/等化電路406的輸出，誤差向量產生及解映射電路408會產生一誤差量測結果EV至通道狀態資訊產生電路410，以及產生一解映射輸出S2至乘法器412，其中解映射輸出S2係為軟決策輸出(soft decision output)，其具有複數個軟決策位元(soft decision bit)。通道狀態資訊產生電路410可參考通道估測/等化電路406的輸出及/或誤差量測結果EV來估量所接收之符元或位元的品質，並據以產生一通道狀態資訊S3。乘法器412依據解映射輸出S2與通道狀態資訊S3來產生第一輸出資料D1至解交錯器414，請注意，第一輸出資料D1仍屬於軟決策輸出而非硬決策輸出(hard decision output)。解交錯器414係以第3圖中的記憶體312來作為執行解交錯處理所需的儲存空間，因此，解交錯器414會經由區域匯流排314來存取記憶體312，本實施例中，解交錯器414會經由區域匯流排314與第3圖中的記憶體控制器310來將第一輸出資料D1儲存至記憶體312，之後再自記憶體312擷取出對應第一輸出資料D1之一解交錯資料DD。接著需對解交錯資料DD進行 糾錯解碼處理，由於傳送端是以業界習知的LDPC碼作為內碼(inner code)以及以業界習知的BCH碼作為外碼(outer code)，故本實施例中用以進行糾錯解碼處理的糾錯解碼模組415便包含有一LDPC解碼器416以及一BCH解碼器418，其中解交錯資料DD經由LDPC解碼器416對解交錯資料DD進行一內碼解碼處理以產生一LDPC解碼輸出DOUT_1，而LDPC解碼輸出DOUT_1再經由BCH解碼器418進行一BCH解碼處理之後便產生一BCH解碼輸出DOUT_2。一般而言，傳送端會利用一擾碼器(scrambler)來對資料進行一擾碼處理，以避免出現一長串的”0”或”1”，因此，對於接收端而言，於本實施例中，解調器306-1便設置有相對應的解擾碼器420來對BCH解碼器418所輸出的BCH解碼輸出DOUT_2進行一解擾碼處理，最後，解擾碼器420便輸出一位元流DOUT_3至後續處理電路(例如第3圖所示之後端解碼器308)。

於第4圖所示之實施例中，解交錯器414係針對解映射輸出S2與通道狀態資訊S3的乘積來進行解交錯，然而，本發明並不以此為限。請參閱第5圖，第5圖為第3圖所示之解調器306之第二實施例的示意圖。本實施例中，解調器306-2包含有(但不限於)一訊號轉換電路502、一載波/時序同步電路504、一通道估測/等化電路506、一誤差向量產生電路508、一通道狀態資訊產生電路510、一解交錯器512、一解映射電路514、一乘法器516、一糾錯解碼模組517以及一解擾碼器522，其中糾錯解碼模組517包含有一LDPC解碼器518以及一BCH解碼器520。第5圖與第4圖的 主要不同之處在於通道估測/等化電路506所產生的通道估測/等化輸出S4以及通道狀態資料產生電路510所產生的通道狀態資料S3會個別地輸入至解交錯器512來進行解交錯處理，此時，解交錯器512會經由區域匯流排314與第3圖中的記憶體控制器310而將通道估測/等化輸出S4與通道狀態資訊S3分別儲存至記憶體312，之後再自記憶體312擷取出分別對應通道估測/等化輸出S4與通道狀態資訊S3的解交錯資料DD_1與DD_2，亦即於此一實施例中，解交錯器512所接收的第一輸入資料包含有通道估測/等化輸出S4以及通道狀態資料S3，而解交錯器512所輸出之對應第一輸入資料的解交錯資料則是包含有解交錯資料DD1與解交錯資料DD_2。如第5圖所示，解交錯資料DD_1會再經由解映射電路514處理而產生解映射輸出S2。乘法器516接著依據解映射輸出S2與對應通道狀態資訊S3之解交錯資料DD_2來產生輸出，之後再依序經由LDPC解碼器518與BCH解碼器520對乘法器516的輸出進行相對應之糾錯解碼處理，以及經由解擾碼器522對BCH解碼器520之輸出進行解擾碼處理之後，便可產生從解調器306-2輸出至後續電路(例如第3圖所示之後端解碼器308)的位元流。由於第5圖與第4圖中的同名元件具有相同或相似的功能與運作，故熟習此項技藝者於閱讀前述有關第4圖所示之實施例的說明之後應可輕易地瞭解第5圖中各個元件的運作與功能，故於此不另贅述。

於上述實施例中，解調器306-1(306-2)中的解交錯器414(512) 係與後端解碼器308共用同一記憶體312，因此，本發明另提出一種可彈性調整記憶體312中的儲存空間配置的機制。如前所述，對於第4圖所示之實施例而言，解映射輸出S2係為軟決策輸出，並包含有複數個軟決策位元，而如熟習此項技藝者所知，每一軟決策位元本身是由多個位元所構成，相同地，對於第5圖所示之實施例而言，通道估測/等化輸出S4亦是包含有複數個軟決策位元，換言之，本發明所揭露之解交錯器414、512主要是處理軟決策輸出而非硬決策輸出，因此，於解交錯器414、512將每一個軟決策位元儲存至記憶體312時，可選擇性地減少每一個軟決策位元存入記憶體312的位元數，亦即藉由降低寫入至記憶體312之軟決策位元的位元寬度(bit width)，如此一來，便可達到降低解交錯器414、512於進行解交錯處理時所需的儲存空間需求，故在記憶體312的有限儲存容量下，便可等效地增加記憶體312中分配給後端解碼器308的可用儲存空間。

第6圖為第3圖所示之記憶體312所對應之不同記憶體空間配置的示意圖。假設於第一種記憶體空間配置之下，後端解碼器308僅需使用儲存空間B，而配置予解交錯器414、512的儲存空間A可允許解交錯器414、512將每一個軟決策位元完整地儲存至記憶體312中，然而，當後端解碼器308因為某些原因而需要使用較大的儲存空間時，(例如後端解碼器308由於變更設計而新增額外的功能，故需要額外儲存空間，或者後端解碼器308於執行特定解碼操作的過程中會短暫地需要額外儲存空間)，此時，在不變更 記憶體312的總容量狀況之下，第二種記憶體空間配置便會被啟用，如圖所示，儲存空間A’係小於儲存空間A，而儲存空間B’則大於儲存空間B，由於記憶體312中可供解交錯器414、512使用的儲存空間變少，因此，於解交錯器414、512將每一個軟決策位元儲存至記憶體312時，會減少每一個軟決策位元存入記憶體312的位元數。舉例來說，解交錯器414、512的資料儲存操作會捨棄每一軟決策位元中一個位元，而對於後續的LDPC解碼器416、518而言，由於解交錯處理後的每一軟決策位元均缺少一個位元，因此，本發明係將空缺的位元以”0”來填補以便LDPC解碼器可完成LDPC解碼操作，換言之，本發明藉由輕微地犧牲接收機效能或者幾乎不影響接收機效能的情形下，動態調整寫入至記憶體312之資料的位元寬度來使記憶體312之有限儲存容量的使用達到最佳化，亦即，相較於先前技術，記憶體312可具有較大的使用彈性。

為了達到調整寫入至記憶體312之資料的位元寬度的目的，本發明係使用一個資料緩衝模組耦接於記憶體312與解交錯器414、512之間。請參閱第7圖，第7圖為第3圖所示之解調器306之第三實施例的示意圖。第7圖所示之實施例類似於第4圖所示之實施例，而主要的不同之處在於本實施例的解調器306-4中額外設置有一區域緩衝器(local buffer)702，介於解交錯器414與區域匯流排314之間，請注意，區域緩衝器702與解交錯器414係設置於同一晶片(亦即解調器晶片)之內部中，而第3圖所示之記憶 體312則設置於該晶片之外部。假若第一輸出資料D1(其仍屬於軟決策輸出)的位元寬度為M，而當第6圖所示之第二種記憶體配置被啟用時，解交錯器414的資料儲存操作會捨棄每一軟決策位元中N個位元，亦即，當第一輸出資料D1中的每一軟決策位元(總共具有M個位元)欲暫存至區域緩衝器702時，僅有(M-N)個位元會寫入至區域緩衝器702，之後，區域緩衝器702再將其所暫存之每一個具有(M-N)個位元的軟決策位元經由區域匯流排314輸出並寫入至外部的記憶體312中。

此外，區域緩衝器702另可執行傳輸格式轉換的功能，亦即，假若第一輸出資料D1中每一軟決策位元的位元寬度異於記憶體312的匯流排寬度時，區域緩衝器702先暫存第一輸出資料D1中每一軟決策位元，之後，再根據記憶體312的匯流排寬度來將區域緩衝器702中的暫存資料傳送至記憶體312，換言之，第一輸出資料D1中每一筆資料(亦即軟決策位元)具有一第一位元寬度，而區域緩衝器702與記憶體312之間每次係依據不同於該第一位元寬度之一第二位元寬度來傳遞資料。同理，當解交錯器414欲自記憶體312讀取解交錯資料時，記憶體312依據其匯流排寬度來將解交錯資料暫存至區域緩衝器702，之後，解交錯器414再自區域緩衝器702中讀取出每一解交錯軟決策位元。

再者，藉由區域緩衝器702的應用，另可降低記憶體312的讀寫次數而提升整體系統效能。請參閱第8圖，第8圖為第7圖所 示之區域緩衝器之一實施例的示意圖。於此一實施例中，區域緩衝器702包含有一輸入緩衝器802與一輸出緩衝器804，其中輸入緩衝器802與輸出緩衝器804分別包含有複數個緩衝單元806，且每一緩衝單元806具有相同的儲存容量，例如每一緩衝單元806的儲存容量可暫存16個OFDM符元。由於解交錯器414係進行迴旋解交錯，故需應用複數個解交錯分支(branch)808來完成迴旋解交錯，如圖所示，假若有Y個解交錯分支，則於(Y-1)個解交錯分支上會設置有緩衝長度不同的資料緩衝區塊810，其運作類似於移位暫存器(shift register)。對於輸入緩衝器802而言，每一解交錯分支808上均設置有一緩衝單元806，同樣地，對於輸出緩衝器804而言，每一解交錯分支808上亦都設置有一緩衝單元806。當輸入緩衝器802中緩衝單元806所暫存之第一輸出資料D1的資料量達到一預定值時(例如緩衝單元806已存滿資料時)，緩衝單元806才會經由相對應的解交錯分支808將所暫存的資料連續地寫入至記憶體312，換言之，當輸入緩衝器802中所累積之欲寫入至記憶體312的資料達到某一資料量之後，才會對記憶體312進行一次資料寫入操作。對於輸出緩衝器804而言，記憶體312經由解交錯分支808連續地將資料輸出至輸出緩衝器804之相對應的緩衝單元806，直到緩衝單元806所暫存之資料量達到一預定值(例如緩衝單元806已存滿資料)，之後，解交錯器414再由輸出緩衝器804中讀取出解交錯資料DD，換言之，於一次資料讀取操作中，記憶體312會不斷地輸出資料至輸出緩衝器804，直到輸出緩衝器804中所累積之欲輸出至解交錯器414的資料達到某一資料量為 止。

一般而言，解交錯處理會需要頻繁地對記憶體312進行資料讀取與寫入，然而，記憶體312除了被解交錯器414使用外，還會被後端解碼器308所使用，因此，解交錯器414對記憶體312的頻繁存取會影響到後端解碼器308的運作，再者，對記憶體312的頻繁存取亦會造成整體系統效能不彰，所以，本發明藉由輸入緩衝器802與輸出緩衝器804的設置，可大幅降低記憶體312的讀寫次數，故可降低解交錯器414的記憶體存取操作對後端解碼器308的運作所造成的影響，此外，整體系統效能亦可大幅地提升。

另外，對於LDPC解碼器而言，其係以區塊(block)為單位來進行解碼，例如一個區塊可能含有7488位元的資料量。因此，對於每一解交錯分支，本發明另於後端解碼器(例如MPEG解碼器、H.264解碼器或AVS解碼器)與解調器中之解交錯器所共用的記憶體中，為了解調器中之LDPC解碼器而配置額外的緩衝空間，以使解交錯器對記憶體進行資料讀取時可一次將大量的解交錯資料(甚至是對應一整個區塊的資料量)輸入至LDPC解碼器，如第9圖所示，記憶體312包含有分別對應至複數個解交錯分支808之複數個資料緩衝區塊910，而相較於第8圖所示之記憶體312，於此一實施例中，每一解交錯分支808均額外配置一緩衝空間(如第9圖中的斜線區域所標示，請注意，第9圖所示之額外配置的 緩衝空間大小僅作為範例說明之用，實際上，額外配置的緩衝空間大小可依據不同的設計需求來加以調整)，所以記憶體312中複數個資料緩衝區塊910的緩衝長度係大於複數個解交錯分支808進行迴旋解交錯處理所需之最小緩衝長度(亦即第8圖中複數個資料緩衝區塊810的緩衝長度)。另一方面，習知解交錯器於存取記憶體時，需於讀取出1個符元後要緊接著寫入1個符元，然而，相較於先前技術，由於每一解交錯分支808均配置額外的緩衝空間，因此，對記憶體312進行存取時，並不限定讀取出N個符元後必須緊接著寫入N個符元，亦即，本發明的解交錯器於操作上將更具有彈性。

請注意，於第9圖所示之實施例中，解交錯器414係一併搭配具有額外緩衝空間之記憶體312與先前所提之區域緩衝器702來運作，而具有上述種種操作上的好處，然而，此僅作為範例說明之用，並非是本發明的限制條件，亦即，於其他實施例中，解交錯器414亦可僅搭配第9圖中具有額外緩衝空間之記憶體312來運作，此亦屬本發明的範疇。

同理，區域緩衝器亦可應用於第5圖所示之實施例中，請參閱第10圖，第10圖為第3圖所示之解調器之第四實施例的示意圖。第10圖所示之實施例類似於第5圖所示之實施例，而主要的不同之處在於本實施例的解調器306-4中額外設置有一區域緩衝器1002，請注意，區域緩衝器1002與解交錯器512係設置於同一晶 片(亦即解調器晶片)之內部中，而第3圖所示之記憶體312則設置於該晶片之外部。區域緩衝器1002的功能與應用如同第8圖與第9圖所示之實施例，由於相關技術內容以於上詳述，故於此不另贅述。

綜上所述，本發明無線通訊接收接收機所採用之無線通訊接收方法可簡要歸納如下。本發明無線通訊接收方法包含有：進行一第一訊號處理，以接收一無線通訊訊號，並依據該無線通訊訊號來產生一第一輸出資料；執行一解交錯處理，以將該第一輸出資料儲存至一資料儲存模組，並自該資料儲存模組擷取出對應該第一輸出資料之一解交錯資料；以及對該解交錯資料進行一第二訊號處理以產生一第二輸出資料。該解交錯處理與該第一、第二訊號處理中至少一者係共用該資料儲存模組來儲存資料。本發明無線通訊接收方法可應用於一數位電視接收機(例如符合中華人民共和國所訂定之數位電視規範的接收機)，此外，任何數位電視接收機採用本發明無線通訊接收方法而使解交錯器與其他訊號處理電路共用同一資料儲存模組來儲存資料，均屬本發明的範疇。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100‧‧‧數位電視接收機

102、302‧‧‧天線

104、304‧‧‧調諧器

106、306、306-1、306-2、306-3、306-4‧‧‧解調器

108、308‧‧‧後端解碼器

110、112、312‧‧‧記憶體

200、300‧‧‧無線通訊接收機

202‧‧‧第一訊號處理電路

204、414、512‧‧‧解交錯器

206‧‧‧第二訊號處理電路

208‧‧‧資料儲存模組

310‧‧‧記憶體控制器

314、315‧‧‧區域匯流排

316‧‧‧記憶體匯流排

402、502‧‧‧訊號轉換電路

404、504‧‧‧載波/時序同步電路

406、506‧‧‧通道估測/等化電路

408‧‧‧誤差向量產生及解映射電路

410、510‧‧‧通道狀態資訊產生電路

412、516‧‧‧乘法器

416、518‧‧‧LDPC解碼器

418、520‧‧‧BCH解碼器

508‧‧‧誤差向量產生電路

702、1002‧‧‧區域緩衝器

802‧‧‧輸入緩衝器

804‧‧‧輸出緩衝器

806‧‧‧緩衝單元

808‧‧‧解交錯分支

810、910‧‧‧資料緩衝區塊

305‧‧‧訊號接收電路

415、517‧‧‧糾錯解碼模組

420、522‧‧‧解擾碼器

第1圖為習知數位電視接收機的功能方塊示意圖。

第2圖為本發明無線通訊接收機的廣義架構示意圖。

第3圖為本發明無線通訊接收機之一實施例的功能方塊示意圖。

第4圖為第3圖所示之解調器之第一實施例的示意圖。

第5圖為第3圖所示之解調器之第二實施例的示意圖。

第6圖為第3圖所示之記憶體所對應之不同記憶體空間配置的示意圖。

第7圖為第3圖所示之解調器之第三實施例的示意圖。

第8圖為第7圖所示之區域緩衝器之一實施例的示意圖。

第9圖為每一解交錯分支於記憶體中額外配置一緩衝空間的示意圖。

第10圖為第3圖所示之解調器之第四實施例的示意圖。

300‧‧‧無線通訊接收機

302‧‧‧天線

304‧‧‧調諧器

306‧‧‧解調器

308‧‧‧後端解碼器

310‧‧‧記憶體控制器

312‧‧‧記憶體

314、315‧‧‧區域匯流排

316‧‧‧記憶體匯流排

305‧‧‧訊號接收電路

Claims (33)

1. 一種無線通訊接收機，包含有：一資料儲存模組；一解交錯器，耦接於該資料儲存模組，用以將一第一輸出資料儲存至該資料儲存模組，並自該資料儲存模組擷取出對應該第一輸出資料之一解交錯資料，該第一輸出資料係為一軟決策輸出；以及複數個訊號處理電路，包含有：一第一訊號處理電路，耦接於該解交錯器，用以接收一無線通訊訊號，並依據該無線通訊訊號進行一第一訊號處理以產生該第一輸出資料；以及一第二訊號處理電路，耦接於該解交錯器，用以依據該解交錯資料進行一第二訊號處理以產生一第二輸出資料；其中該解交錯器與該複數個訊號處理電路中至少其一係共用該資料儲存模組來儲存資料，且當該第二輸出資料需增大儲存空間時，該解交錯器於儲存第一輸出資料中的每一個軟決策位元至該資料儲存模組過程中，選擇性地減少每一個軟決策位元存入該資料儲存模組的位元數。
2. 如申請專利範圍第1項所述之無線通訊接收機，其中該無線通訊訊號係為一正交分頻多工訊號。
3. 如申請專利範圍第1項所述之無線通訊接收機，其中該無線通訊訊號係為一數位電視訊號。
4. 如申請專利範圍第3項所述之無線通訊接收機，其中該數位電視訊號係符合中華人民共和國所訂定之數位電視規範。
5. 如申請專利範圍第1項所述之無線通訊接收機，其中該解交錯器係與該第二訊號處理電路共用該資料儲存模組，以及該第一訊號處理電路包含有：一訊號接收電路，用以接收該無線通訊訊號以產生一接收訊號；一解映射電路，用以依據該接收訊號以產生一解映射輸出；一通道狀態資訊產生電路，用以產生一通道狀態資訊；以及一乘法器，耦接於該解映射電路、該通道狀態資訊產生電路以及該解交錯器，用以依據該解映射輸出與該通道狀態資訊來產生該第一輸出資料至該解交錯器。
6. 如申請專利範圍第1項所述之無線通訊接收機，其中該解交錯器係與該第二訊號處理電路共用該資料儲存模組；該第一訊號處理電路包含有：一訊號接收電路，用以接收該無線通訊訊號以產生一接收訊號、一通道估測/等化電路，用來依據該接收訊號執行一通道估測/等化處理以產生一通道估測/等化輸出，以及一通道狀態資訊產生電路，用以產生一通道狀態資訊，其中該第一輸出訊號包含有該通道估測/等化輸出與該通道狀態資 訊；以及該解交錯器係耦接於該通道估測/等化電路與該通道狀態資訊產生電路，用以將該通道估測/等化輸出與該通道狀態資訊分別儲存至該資料儲存模組，並自該資料儲存模組擷取出分別對應該通道估測/等化輸出與該通道狀態資訊的解交錯資料。
7. 如申請專利範圍第1項所述之無線通訊接收機，其另包含：一資料緩衝模組，耦接於該資料儲存模組與該解交錯器之間，用以緩衝暫存該資料儲存模組與該解交錯器之間所傳遞之資料；其中該資料緩衝模組與該解交錯器係設置於一晶片之內部中，以及該資料儲存模組係設置於該晶片之外部。
8. 如申請專利範圍第7項所述之無線通訊接收機，其中該資料緩衝模組包含有：一輸入緩衝器，用以於所暫存之資料量達到一預定值時，將所暫存的資料連續寫入至該資料儲存模組；以及一輸出緩衝器，用以連續暫存讀取自該資料儲存模組之資料，直到所暫存之資料量達到一預定值。
9. 如申請專利範圍第7項所述之無線通訊接收機，其中該第一輸出資料係對應一第一位元寬度，該資料緩衝模組與該資料儲存模組之間則係依據一第二位元寬度來傳遞資料，以及該第一位元寬度係異於該第二位元寬度。
10. 如申請專利範圍第9項所述之無線通訊接收機，其中該資料緩衝模組中所暫存之對應該第一輸出資料之資料係具有一第三位元寬度，且該第三位元寬度係小於該第一位元寬度。
11. 如申請專利範圍第1項所述之無線通訊接收機，其中該解交錯器係執行一迴旋解交錯處理；該資料儲存模組中包含有分別對應至複數個解交錯分支(branch)之複數個資料緩衝區塊；以及該複數個資料緩衝區塊的緩衝長度係大於該複數個解交錯分支進行該迴旋解交錯處理所需之最小緩衝長度。
12. 一種無線通訊接收方法，包含有：進行一第一訊號處理，以接收一無線通訊訊號，並依據該無線通訊訊號來產生一第一輸出資料，該第一輸出資料係為一軟決策輸出；執行一解交錯處理，以將該第一輸出資料儲存至一資料儲存模組，並自該資料儲存模組擷取出對應該第一輸出資料之一解交錯資料；以及依據該解交錯資料進行一第二訊號處理以產生一第二輸出資料；其中該解交錯處理與該第一、第二訊號處理中至少其一係共用該資料儲存模組來儲存資料，且當該第二輸出資料需增大儲存空間時，於儲存第一輸出資料中的每一個軟決策位元至該資料 儲存模組過程中，選擇性地減少每一個軟決策位元存入該資料儲存模組的位元數。
13. 如申請專利範圍第12項所述之無線通訊接收方法，其中該無線通訊訊號係為一正交分頻多工訊號。
14. 如申請專利範圍第12項所述之無線通訊接收方法，其中該無線通訊訊號係為一數位電視訊號。
15. 如申請專利範圍第14項所述之無線通訊接收方法，其中該數位電視訊號係符合中華人民共和國所訂定之數位電視規範。
16. 如申請專利範圍第12項所述之無線通訊接收方法，其中該解交錯處理係與該第二訊號處理共用該資料儲存模組，以及該第一訊號處理包含有：接收該無線通訊訊號以產生一接收訊號；依據該接收訊號以產生一解映射輸出；產生一通道狀態資訊；以及依據該解映射輸出與該通道狀態資訊之乘積來產生該第一輸出資料。
17. 如申請專利範圍第12項所述之無線通訊接收方法，其中該解交錯處理係與該第二訊號處理共用該資料儲存模組，以及該第 一訊號處理包含有：接收該無線通訊訊號以產生一接收訊號、產生一通道狀態資訊以及依據該接收訊號執行通道估測/等化來產生一通道估測/等化輸出；該第一輸出訊號包含有該通道估測/等化輸出與該通道狀態資訊；以及該解交錯處理係將該通道估測/等化輸出與該通道狀態資訊分別儲存至該資料儲存模組，並自該資料儲存模組擷取出分別對應該通道估測/等化輸出與該通道狀態資訊的解交錯資料。
18. 如申請專利範圍第12項所述之無線通訊接收方法，其另包含：提供一資料緩衝模組，並使用該資料緩衝模組來緩衝暫存該解交錯處理輸出至該資料儲存模組的該第一輸出資料與自該資料儲存模組所讀取之該解交錯資料；其中該第一輸出資料係對應一第一位元寬度，該資料緩衝模組與該資料儲存模組之間係依據一第二位元寬度來傳遞資料，以及該第一位元寬度係異於該第二位元寬度。
19. 如申請專利範圍第18項所述之無線通訊接收方法，其中該資料緩衝模組中所暫存之對應該第一輸出資料之資料係具有一第三位元寬度，且該第三位元寬度係小於該第一位元寬度。
20. 如申請專利範圍第12項所述之無線通訊接收方法，其中該解交錯處理係為一迴旋解交錯處理；該資料儲存模組中包含有分別對應至複數個解交錯分支之複數個資料緩衝區塊；以及該複 數個資料緩衝區塊的緩衝長度係大於該複數個解交錯分支進行該迴旋解交錯處理所需之最小緩衝長度。
21. 一種無線通訊接收機，包含有：一資料儲存模組；一記憶體匯流排，連接至該資料儲存模組；一解交錯器，耦接於該資料儲存模組，用以將一第一輸出資料儲存至該資料儲存模組，並自該資料儲存模組擷取出對應該第一輸出資料之一解交錯資料，該第一輸出資料係為一軟決策輸出；以及複數個訊號處理電路，包含有：一第一訊號處理電路，耦接於該解交錯器，用以接收一無線通訊訊號，並依據該無線通訊訊號進行一第一訊號處理以產生該第一輸出資料；以及一第二訊號處理電路，耦接於該解交錯器，用以依據該解交錯資料進行一第二訊號處理以產生一第二輸出資料；其中該解交錯器與該複數個訊號處理電路中至少之一者皆係透過該記憶體匯流排以存取該資料儲存模組，且當該第二輸出資料需增大儲存空間時，該解交錯器於儲存第一輸出資料中的每一個軟決策位元至該資料儲存模組過程中，選擇性地減少每一個軟決策位元存入該資料儲存模組的位元數。
22. 如申請專利範圍第21項所述之無線通訊接收機，其另包含一記憶體控制器，用以仲裁該解交錯器與該複數個訊號處理電路中之至少一者對該記憶體匯流排之存取權。
23. 如申請專利範圍第21項所述之無線通訊接收機，其另包含：一資料緩衝模組，耦接於該資料儲存模組與該解交錯器之間，用以緩衝暫存該資料儲存模組與該解交錯器之間所傳遞之資料；其中該第一輸出資料係對應一第一位元寬度，該記憶體匯流排具有一第二位元寬度，以及該第一位元寬度係異於該第二位元寬度。
24. 如申請專利範圍第23項所述之無線通訊接收機，其中該資料緩衝模組中所暫存之對應該第一輸出資料之資料係具有一第三位元寬度，且該第三位元寬度係小於該第一位元寬度。
25. 一種電視接收機，包含有：一資料儲存模組；一解調器，用以接收及解調一數位電視訊號以產生一位元流，該解調器包含有：一第一訊號處理電路，用以依據該數位電視訊號進行一第一訊號處理以產生一第一輸出資料，該第一輸出資料係為一軟決策輸出； 一解交錯器，耦接於該第一訊號處理電路及該資料儲存模組，用以將該第一輸出資料儲存至該資料儲存模組，並自該資料儲存模組擷取出對應該第一輸出資料之一解交錯資料；一糾錯解碼模組，耦接於該解交錯器，用以依據該解交錯資料進行一糾錯解碼處理；以及一解擾碼器，耦接於該糾錯解碼模組，用以依據該糾錯解碼模組之輸出進行一解擾碼處理以產生該位元流；以及一後端解碼器，耦接於該解調器，用以接收以及解碼該位元流；其中該解交錯器與該後端解碼器係共用該資料儲存模組來儲存資料，且當該第二輸出資料需增大儲存空間時，該解交錯器於儲存第一輸出資料中的每一個軟決策位元至該資料儲存模組過程中，選擇性地減少每一個軟決策位元存入該資料儲存模組的位元數。
26. 如申請專利範圍第25項所述之電視接收機，其中該第一訊號處理電路包含有：一訊號接收電路，用以接收該數位電視訊號以產生一接收訊號；一解映射電路，用以依據該接收訊號以產生一解映射輸出；一通道狀態資訊產生電路，用以產生一通道狀態資訊；以及一乘法器，耦接於該解映射電路、該通道狀態資訊產生電路以及該解交錯器，用以依據該解映射輸出與該通道狀態資訊來 產生該第一輸出資料至該解交錯器。
27. 如申請專利範圍第25項所述之電視接收機，其中該第一訊號處理電路包含有：一訊號接收電路，用以接收該數位電視訊號以產生一接收訊號、一通道估測/等化電路，用來依據該接收訊號執行一通道估測/等化處理以產生一通道估測/等化輸出，以及一通道狀態資訊產生電路，用以產生一通道狀態資訊，其中該第一輸出訊號包含有該通道估測/等化輸出與該通道狀態資訊；以及該解交錯器係耦接於該通道估測/等化電路與該通道狀態資訊產生電路，用以將該通道估測/等化輸出與該通道狀態資訊分別儲存至該資料儲存模組，並自該資料儲存模組擷取出分別對應該通道估測/等化輸出與該通道狀態資訊的解交錯資料。
28. 如申請專利範圍第25項所述之電視接收機，其中該糾錯解碼模組包含有：一LDPC解碼器，耦接於該解交錯器，用以依據該解交錯資料進行一內碼解碼處理以產生一LDPC解碼輸出；以及一BCH解碼器，耦接於該LDPC解碼器，用以依據該LDPC解碼輸出進行一BCH解碼處理以產生一BCH解碼輸出，其中該解擾碼器係對該BCH解碼輸出進行該解擾碼處理來產生該位元流。
29. 如申請專利範圍第25項所述之電視接收機，其中該數位電視 訊號係符合中華人民共和國所訂定之數位電視規範。
30. 如申請專利範圍第25項所述之電視接收機，其另包含：一資料緩衝模組，耦接於該資料儲存模組與該解交錯器之間，用以緩衝暫存該資料儲存模組與該解交錯器之間所傳遞之資料；其中該資料緩衝模組與該解交錯器係設置於一晶片之內部中，以及該資料儲存模組係設置於該晶片之外部。
31. 如申請專利範圍第30項所述之電視接收機，其中該資料緩衝模組包含有：一輸入緩衝器，用以於所暫存之資料量達到一預定值時，將所暫存的資料連續寫入至該資料儲存模組；以及一輸出緩衝器，用以連續暫存讀取自該資料儲存模組之資料，直到所暫存之資料量達到一預定值。
32. 如申請專利範圍第30項所述之電視接收機，其中該第一輸出資料係對應一第一位元寬度，該資料緩衝模組與該資料儲存模組之間則係依據一第二位元寬度來傳遞資料，以及該第一位元寬度係異於該第二位元寬度。
33. 如申請專利範圍第30項所述之電視接收機，其中該資料緩衝模組中所暫存之對應該第一輸出資料之資料係具有一第三位元 寬度，且該第三位元寬度係小於該第一位元寬度。