TWI408814B - 雙向性瞬態電壓抑制裝置及其製造方法 - Google Patents

雙向性瞬態電壓抑制裝置及其製造方法 Download PDF

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Description

雙向性瞬態電壓抑制裝置及其製造方法
本發明係與主動式固態元件(active solid-state device)有關，特別地，係關於一種雙向性瞬態電壓抑制裝置(bi-directional transient voltage suppression device)及其製造方法。
具有齊納二極體(zener diode)之瞬態電壓抑制(Transient Voltage Suppression,TVS)裝置已廣為使用。當反向崩潰電壓(reverse avalanche voltage)變小時，齊納二極體的空乏區(depletion region)將會變窄且具有較高的內部電容值。然而，當其操作頻率變高時，齊納二極體所具有之高內部電容值將會對元件的特性造成不良的影響。針對此一現象，習知的解決方式是加入一個整流二極體(rectifier diode)與該齊納二極體串聯，並且該整流二極體與該齊納二極體之陽極及陰極均彼此耦接在一起。其中，該整流二極體之電容值小於該齊納二極體之電容值，並且彼此串聯的該整流二極體與該齊納二極體之總電容值小於兩電容值之和。
包含上述的整流二極體與齊納二極體之瞬態電壓抑制裝置被稱為一單向性(unidirectional)瞬態電壓抑制裝置，然而，其僅能用以保護正向的I/O訊號以避免其受到瞬時的電壓突波脈衝之影響。此外，包含兩組反向並聯的整流二極體與齊納二極體之雙向性瞬態電壓抑制裝置亦已為習知。齊納二極體之反向崩潰電壓係定義為齊納二極體進入雪崩模式(avalanche mode)時之電壓值，且通常於相對較低之電流值(例如1毫安培)下進行量測。至於齊納二極體之反向崩潰電壓則係由其n型擴散層相對於p型擴散層之摻雜濃度而決定。
箝制電壓(clamping voltage)係定義為當最大的突波電流(surge current)流經時，整個瞬態電壓抑制裝置之最大電壓值。一般而言，箝制電壓通常在相對較高的電流值(例如1安培)下進行量測，故瞬態電壓抑制裝置的箝制電壓將會高於崩潰電壓，且瞬態電壓抑制裝置的箝制電壓係正比於齊納二極體之崩潰電壓。至於箝制電壓高於崩潰電壓之量係直接正比於該PN接面的結構以及齊納二極體之擴散深度。
隨著電子裝置的尺寸愈縮愈小，體積較小的瞬態電壓抑制裝置即有其市場需求。然而，於先前技術中，假設只是單純地將齊納二極體做得更小，由於PN接面之面積變小且具有較高電阻值，將會導致瞬態電壓抑制裝置的箝制電壓因而上升。
請參照美國專利第7361942號，該專利揭露一種瞬態電壓抑制裝置。該瞬態電壓抑制裝置包含一組陰極彼此串聯之第一雪崩二極體與第一整流二極體，以及一組陰極彼此串聯之第二雪崩二極體與第二整流二極體，兩組之間再透過反向並聯之方式耦接。然而，該專利所揭露之瞬態電壓抑制裝置實際上僅為單向性，故並無法同時保護正向及負向的I/O訊號。
因此，本發明之主要範疇在於提供一種雙向性瞬態電壓抑制裝置及其製造方法，以解決上述問題。
為了解決上述問題，本發明提出一種雙向性瞬態電壓抑制裝置及其製造方法。
根據本發明之第一具體實施例為一種雙向性瞬態電壓抑制裝置。該雙向性瞬態電壓抑制裝置包含一半導體晶片。該半導體晶片具有多層結構。該半導體晶片包含具有第一導電型式的一半導體基板且該半導體基板具有一基板表面。一磊晶層形成於該基板表面上，該磊晶層具有一磊晶層表面；該磊晶層表面係遠離該基板表面。具有第二導電型式之一埋藏層係選擇性地形成於該半導體基板與該磊晶層之間。該埋藏層具有遠離該基板表面之一埋藏層表面。該埋藏層與該半導體基板形成一第一半導體接面。
此外，該半導體晶片的多層結構還包含第一至第五擴散區域等五個擴散區域。其中，具有第二導電型式之第一擴散區域係選擇性地形成於該基板表面。該第一擴散區域係自該磊晶層表面延伸至該基板表面，並且該第一擴散區域與該半導體基板形成一第二半導體接面。具有第二導電型式之第二擴散區域則係選擇性地形成於該埋藏層表面之上。該第二擴散區域係自該磊晶層表面延伸至該埋藏層表面。具有第二導電型式之第三擴散區域係選擇性地由該磊晶層表面形成於該第一擴散區域內。具有第一導電型式之第四擴散區域則係選擇性地由該磊晶層表面形成於該第三擴散區域內。該第四擴散區域與該第三擴散區域形成一第三半導體接面。具有第一導電型式之第五擴散區域係選擇性地由該磊晶層表面形成於該第二擴散區域內。該第五擴散區域與該第二擴散區域形成一第四半導體接面。
根據本發明之第二具體實施例為一種雙向性瞬態電壓抑制裝置之製造方法。該製造方法包含下列步驟：(a)提供具有第一導電型式之半導體基板；(b)形成一磊晶層於該基板之表面；(c)選擇性地於該半導體基板與該磊晶層之間形成一埋藏層；(d)選擇性地於該基板表面形成具有第二導電型式之一第一擴散區域；(e)選擇性地於該埋藏層表面形成具有第二導電型式之一第二擴散區域；(f)選擇性地由該磊晶層表面形成具有第二導電型式之一第三擴散區域於該第一擴散區域內；(g)選擇性地由該磊晶層表面形成具有第一導電型式之一第四擴散區域於該第三擴散區域內；(h)選擇性地由該磊晶層表面形成具有第一導電型式之一第五擴散區域於該第二擴散區域內。
關於本發明之優點與精神可以藉由以下的發明詳述及所附圖式得到進一步的瞭解。
本發明提出一種雙向性瞬態電壓抑制裝置及其製造方法。根據本發明之第一具體實施例為一種半導體晶片(semiconductor die)。請參照圖一，圖一係繪示該半導體晶片的剖面圖。如圖一所示，半導體晶片1具有一多層結構，包含有p型的半導體基板10、n型的埋藏層11、磊晶層12及第一至第五擴散區域13~17。實際上，硼(boron)的摻雜物被用以提供p型的導電性(conductivity)；磷(phosphorous)的摻雜物被用以提供n型的導電性。
於此實施例中，p型半導體基板10係一矽(silicon)基板並具有一基板表面101。並且，磊晶層12係形成於基板表面101上，磊晶層12具有遠離於該基板表面101之一磊晶層表面121。實際上，磊晶層12可以是p型的磊晶層。n型埋藏層11係選擇性地形成於p型半導體基板10與磊晶層12之間。因此，n型埋藏層11與p型半導體基板10將會形成一第一半導體接面(semiconductor junction)。n型埋藏層11具有遠離於該基板表面101之一埋藏層表面111。
此外，半導體晶片1之多層結構還包含有第一至第五擴散區域13~17。於此實施例中，n型的第一擴散區域13係選擇性地形成於該基板表面101上。該n型的第一擴散區域13係自磊晶層表面121延伸至該基板表面101，使得n型的第一擴散區域13與p型半導體基板10形成一第二半導體接面。
於此實施例中，n型的第二擴散區域14選擇性地形成於該埋藏層表面111上。n型的第二擴散區域14係自該磊晶層表面121延伸至該埋藏層表面111。雖然第二擴散區域14與埋藏層11均為n型，但第二擴散區域14所具有之n型摻雜物之淨濃度的峰值(peak net n-type doping concentration)將會較埋藏層11來得低。也就是說，假設第二擴散區域14之n型摻雜物濃度為n，埋藏層11之n型摻雜物濃度即為n+。
接著，n型的第三擴散區域15係選擇性地由該磊晶層表面121形成於n型的第一擴散區域13內。雖然第三擴 散區域15與第一擴散區域13均為n型，但第一擴散區域13所具有之n型摻雜物之淨濃度的峰值將會較第三擴散區域15來得低。也就是說，假設第一擴散區域13之n型摻雜物濃度為n，第三擴散區域15之n型摻雜物濃度即為n+。
然後，p型的第四擴散區域16選擇性地透過該磊晶層表面121形成於n型的第三擴散區域15內。因此，p型的第四擴散區域16與n型的第三擴散區域15將會形成一第三半導體接面。接著，p型的第五擴散區域17選擇性地透過該磊晶層表面121形成於n型的第二擴散區域14內。因此，p型的第五擴散區域17與n型的第二擴散區域14將會形成一第四半導體接面。
於此實施例中，該第一半導體接面與該第四半導體接面可以串聯以形成一第一瞬態電壓抑制電路(TVS circuit)；該第二半導體接面與該第三半導體接面可以串聯以形成一第二瞬態電壓抑制電路。並且，該第一瞬態電壓抑制電路可以與該第二瞬態電壓抑制電路以反向並聯的方式耦接。於一正向的過量瞬態電壓事件發生時，由該第四半導體接面至該第一半導體接面之瞬態電流將會被導通分流；於一負向的過量瞬態電壓事件發生時，由該第二半導體接面至該第三半導體接面之瞬態電流將會被導通分流。
於實際應用中，半導體晶片1還可進一步包含至少一第一絕緣區域與至少一第二絕緣區域，其中，該至少一第一絕緣區域係環繞於該第一擴散區域與該磊晶層之間，而該至少一第二絕緣區域則係環繞於該第二擴散區域與該磊晶層之 間。該至少一第一絕緣區域係自該磊晶層表面121延伸至該基板表面101；該至少一第二絕緣區域則係自該磊晶層表面121延伸至該埋藏層表面111。
實際上，該至少一第一絕緣區域可以是具有高濃度之第一導電型式摻雜物之絕緣區域；該至少一第二絕緣區域可以是具有高濃度之第二導電型式摻雜物之絕緣區域。
如圖二所示，半導體晶片1進一步包含兩個第一絕緣區域180~181。第一絕緣區域180~181係位於第一擴散區域13與磊晶層12之間，並且係由該磊晶層表面121延伸至該基板表面101。第一絕緣區域180~181具有高濃度的p型摻雜物。此外，半導體晶片1亦包含有兩個第二絕緣區域190~191。第二絕緣區域190~191係位於第二擴散區域14與磊晶層12之間，並且係由該磊晶層表面121延伸至該埋藏層表面111。第二絕緣區域190~191具有高濃度的n型摻雜物。於此實施例中，第一絕緣區域180~181與第二絕緣區域190~191均係用以提供絕緣之功能。
根據本發明之第二具體實施例為一種雙向性瞬態電壓抑制裝置。該雙向性瞬態電壓抑制裝置包含圖一所示之半導體晶片1。因此，半導體晶片1之多層結構已顯示於圖一並已於第一具體實施例中介紹。請參照圖三，圖三係繪示該雙向性瞬態電壓抑制裝置之等效電路圖。如圖三所示，雙向性瞬態電壓抑制裝置2包含反向並聯的第一瞬態電壓抑制電路21及第二瞬態電壓抑制電路22。其中，第一瞬態電壓抑制電路21包含第一整流二極體211及第一齊納二極體212；第二瞬 態電壓抑制電路22包含第二整流二極體221及第二齊納二極體222。
於此實施例中，第一整流二極體211係由第四半導體接面所形成；第一齊納二極體212係由第一半導體接面所形成；第二整流二極體221係由第二半導體接面所形成；第二齊納二極體222係由第三半導體接面所形成。
實際上，由於第一半導體接面係由p型半導體基板10與n型埋藏層11所形成，所以第一齊納二極體212的崩潰電壓可由n型埋藏層11相對於p型半導體基板10之摻雜物濃度所決定。相似地，由於第三半導體接面係由p型的第四擴散區域16與n型的第三擴散區域15所形成，所以第二齊納二極體222的崩潰電壓可由n型的第三擴散區域15相對於p型的第四擴散區域16之摻雜物濃度所決定。
於一正向的過量瞬態電壓事件發生時，第一齊納二極體212係操作於一反向雪崩模式(reverse avalanche mode)下，而第一整流二極體211則操作於一正向導電模式(forward conducting mode)下。於一負向的過量瞬態電壓事件發生時，第二齊納二極體222係操作於一反向雪崩模式下，而第二整流二極體221則操作於一正向導電模式下。
根據本發明之第二具體實施例為一種雙向性瞬態電壓抑制裝置之製造方法。請參照圖四，圖四係繪示該雙向性瞬態電壓抑制裝置製造方法之流程圖。如圖四所示，首先，該製造方法執行步驟S10，提供p型的半導體基板。該p型半導體基板為一矽基板且具有一基本表面。其次，該製造方法執行步驟S11，形成一p型磊晶層於該p型基板之表面。該p型磊晶層具有遠離於該基板表面之一磊晶層表面。接著，該製造方法執行步驟S12，選擇性地於該p型半導體基板與該p型磊晶層之間形成一n型的埋藏層。並且，該n型的埋藏層具有遠離於該基板表面之一埋藏層表面。
之後，該製造方法將分別形成第一至第五擴散區域。該製造方法執行步驟S13，選擇性地於該基板表面形成n型的第一擴散區域。並且，該n型第一擴散區域係自該磊晶層表面延伸至該基板表面。接著，該製造方法執行步驟S14，選擇性地於該埋藏層表面形成n型的第二擴散區域。並且，該n型第二擴散區域係自該磊晶層表面延伸至該埋藏層表面。
接下來，該製造方法執行步驟S15，選擇性地由該磊晶層表面形成n型的第三擴散區域於該n型的第一擴散區域內。之後，該製造方法執行步驟S16，選擇性地由該磊晶層表面形成p型的第四擴散區域於該n型的第三擴散區域內。接著，該製造方法執行步驟S17，選擇性地由該磊晶層表面形成p型的第五擴散區域於該n型的第二擴散區域內。
於此實施例中，該n型的埋藏層與該p型的半導體基板將會形成一第一半導體接面；該n型的第一擴散層與該p型的半導體基板將會形成一第二半導體接面；該p型的第四擴散層與該n型的第三擴散層將會形成一第三半導體接面；該p型的第五擴散層與該n型的第二擴散層將會形成一第四半導體接面。
於此實施例中，該第一半導體接面與該第四半導體接面將會彼此串聯以形成一第一單向性瞬態電壓抑制電路；該第二半導體接面與該第三半導體接面將會彼此串聯以形成一第二單向性瞬態電壓抑制電路。並且，該第一單向性瞬態電壓抑制電路與該第二單向性瞬態電壓抑制電路以反向並聯的方式耦接，以形成本發明所欲實現的雙向性的瞬態電壓抑制裝置。
於實際應用中，該製造方法可進一步包含一步驟：選擇性地於該第一擴散區域與該磊晶層之間形成至少一第一絕緣區域，並且選擇性地於該第二擴散區域與該磊晶層之間形成至少一第二絕緣區域。其中，該至少一第一絕緣區域係自該磊晶層表面延伸至該基板表面；該至少一第二絕緣區域係自該磊晶層表面延伸至該埋藏層表面。實際上，該至少一第一絕緣區域可以是具有高濃度之第一導電型式摻雜物之絕緣區域；該至少一第二絕緣區域可以是具有高濃度之第二導電型式摻雜物之絕緣區域。
相較於先前技術，根據本發明之雙向性瞬態電壓抑制裝置包含反向並聯的兩組二極體，每一組二極體均包含彼此串聯耦接之一整流二極體與一齊納二極體。因此，根據本發明之雙向性瞬態電壓抑制裝置針對兩種電流方向均能提供完整的保護，以避免I/O訊號受到瞬間的電壓突波脈衝之影響。
藉由以上較佳具體實施例之詳述，係希望能更加清楚描述本發明之特徵與精神，而並非以上述所揭露的較佳具體實施例來對本發明之範疇加以限制。相反地，其目的是希望能涵蓋各種改變及具相等性的安排於本發明所欲申請 之專利範圍的範疇內。
S10~S17‧‧‧流程步驟
1‧‧‧半導體晶片
10‧‧‧半導體基板
101‧‧‧基板表面
11‧‧‧埋藏層
111‧‧‧埋藏層表面
12‧‧‧磊晶層
121‧‧‧磊晶層表面
13~17‧‧‧第一至第五擴散區域
180~181‧‧‧第一絕緣區域
190~191‧‧‧第二絕緣區域
211‧‧‧第一整流二極體
2‧‧‧雙向性瞬態電壓抑制裝置
212‧‧‧第一齊納二極體
21‧‧‧第一瞬態電壓抑制電路
221‧‧‧第二整流二極體
22‧‧‧第二瞬態電壓抑制電路
222‧‧‧第二齊納二極體
圖一係繪示根據本發明之第一具體實施例之半導體晶片的剖面圖。
圖二係繪示圖一之半導體晶片包含絕緣區域之剖面圖。
圖三係繪示根據本發明之第二具體實施例之雙向性瞬態電壓抑制裝置之等效電路圖。
圖四係繪示根據本發明之第二具體實施例之雙向性瞬態電壓抑制裝置製造方法的流程圖。
1‧‧‧半導體晶片
10‧‧‧半導體基板
101‧‧‧基板表面
11‧‧‧埋藏層
111‧‧‧埋藏層表面
12‧‧‧磊晶層
121‧‧‧磊晶層表面
13‧‧‧第一擴散區域
14‧‧‧第二擴散區域
15‧‧‧第三擴散區域
16‧‧‧第四擴散區域
17‧‧‧第五擴散區域

Claims (16)

  1. 一種雙向性瞬態電壓抑制裝置，包含：一半導體晶片，包含：一半導體基板，具有一第一導電型式且包含一基板表面；一磊晶層，形成於該基板表面上，該磊晶層包含遠離於該基板表面之一磊晶層表面；一埋藏層，具有一第二導電型式且係選擇性地形成於該半導體基板與該磊晶層之間，該埋藏層包含遠離於該基板表面之一埋藏層表面，該埋藏層與該半導體基板形成一第一半導體接面；一第一擴散區域，具有該第二導電型式且係選擇性地形成於該基板表面上，該第一擴散區域係自該磊晶層表面延伸至該基板表面，該第一擴散區域與該半導體基板形成一第二半導體接面；一第二擴散區域，具有該第二導電型式且係選擇性地形成於該埋藏層表面上，該第二擴散區域係自該磊晶層表面延伸至該埋藏層表面；一第三擴散區域，具有該第二導電型式且係選擇性地由該磊晶層表面形成於該第一擴散區域內；一第四擴散區域，具有該第一導電型式且係選擇性地由該磊晶層表面形成於該第三擴散區域內，該第四擴散區域與該第三擴散區域形成一第三半導體接面；以及一第五擴散區域，具有該第一導電型式且係選擇性地由該磊晶層表面形成於該第二擴散區域內，該第五擴散區域與該第二擴散區域形成一第四半導體接面。
  2. 如申請專利範圍第1項所述之雙向性瞬態電壓抑制裝置，其中該磊晶層具有p型之導電型式。
  3. 如申請專利範圍第1項所述之雙向性瞬態電壓抑制裝置，其中該第一半導體接面與該第四半導體接面串聯形成一第一單向性瞬態電壓抑制電路，該第二半導體接面與該第三半導體接面串聯形成一第二單向性瞬態電壓抑制電路，該第一單向性瞬態電壓抑制電路與該第二單向性瞬態電壓抑制電路之間係以反向並聯之方式耦接。
  4. 如申請專利範圍第1項所述之雙向性瞬態電壓抑制裝置，其中該第一擴散區域之淨摻雜物濃度的峰值較該第三擴散區域之淨摻雜物濃度的峰值來得低，該第二擴散區域之淨摻雜物濃度的峰值較該埋藏層之淨摻雜物濃度的峰值來得低。
  5. 如申請專利範圍第1項所述之雙向性瞬態電壓抑制裝置，其中該半導體晶片進一步包含：至少一第一絕緣區域，位於該第一擴散區域與該磊晶層之間，該至少一第一絕緣區域係自該磊晶層表面延伸至該基板表面；以及至少一第二絕緣區域，位於該第二擴散區域與該磊晶層之間，該至少一第二絕緣區域係自該磊晶層表面延伸至該埋藏層表面；其中該至少一第一絕緣區域具有高濃度之該第一導電型式的摻雜物，該至少一第二絕緣區域具有高濃度之該第二導電型式的摻雜物。
  6. 一種雙向性瞬態電壓抑制裝置之製造方法，包含下列步驟：提供具有一第一導電型式之一半導體基板，該半導體基板包含一基板表面；形成一磊晶層於該基板表面，該磊晶層包含遠離於該基板表面之一磊晶層表面；選擇性地於該半導體基板與該磊晶層之間形成具有一第二導電型式之一埋藏層，該埋藏層包含遠離於該基板表面之一埋藏層表面；選擇性地於該基板表面形成具有該第二導電型式之一第一擴散區域，該第一擴散區域係自該磊晶層表面延伸至該基板表面；選擇性地於該埋藏層表面形成具有該第二導電型式之一第二擴散區域，該第二擴散區域係自該磊晶層表面延伸至該埋藏層表面；選擇性地由該磊晶層表面形成具有該第二導電型式之一第三擴散區域於該第一擴散區域內；選擇性地由該磊晶層表面形成具有該第一導電型式之一第四擴散區域於該第三擴散區域內；以及選擇性地由該磊晶層表面形成具有該第一導電型式之一第五擴散區域於該第二擴散區域內。
  7. 如申請專利範圍第6項所述之製造方法，其中該半導體基板係一矽基板且該磊晶層係屬於p型之導電型式。
  8. 如申請專利範圍第6項所述之製造方法，其中該第一導電型式係由硼摻雜物所提供之p型之導電型式，該第二導電型式係由磷摻雜物所提供之n型之導電型式。
  9. 如申請專利範圍第6項所述之製造方法，其中該埋藏層與該半導體基板形成一第一半導體接面，該第一擴散區域與該半導體基板形成一第二半導體接面，該第四擴散區域與該第三擴散區域形成一第三半導體接面，該第五擴散區域與該第二擴散區域形成一第四半導體接面。
  10. 如申請專利範圍第9項所述之製造方法，其中該第一半導體接面與該第四半導體接面串聯形成一第一單向性瞬態電壓抑制電路，該第二半導體接面與該第三半導體接面串聯形成一第二單向性瞬態電壓抑制電路，該第一單向性瞬態電壓抑制電路與該第二單向性瞬態電壓抑制電路之間係以反向並聯之方式耦接。
  11. 如申請專利範圍第6項所述之製造方法，進一步包含下列步驟：選擇性地於該第一擴散區域與該磊晶層之間形成至少一第一絕緣區域；以及選擇性地於該第二擴散區域與該磊晶層之間形成至少一第二絕緣區域；其中該至少一第一絕緣區域具有高濃度之該第一導電型式的摻雜物並且係自該磊晶層表面延伸至該基板表面，該至少一第二絕緣區域具有高濃度之該第二導電型式的摻雜物並且係自該磊晶層表面延伸至該埋藏層表面。
  12. 一種半導體晶片，包含：一半導體基板，具有一第一導電型式且包含一基板表面；一磊晶層，形成於該基板表面上，該磊晶層包含遠離於該基板表面之一磊晶層表面；一埋藏層，具有一第二導電型式且係選擇性地形成於該半導體基板與該磊晶層之間，該埋藏層包含遠離於該基板表面之一埋藏層表面，該埋藏層與該半導體基板形成一第一半導體接面；一第一擴散區域，具有該第二導電型式且係選擇性地形成於該基板表面上，該第一擴散區域係自該磊晶層表面延伸至該基板表面，該第一擴散區域與該半導體基板形成一第二半導體接面；一第二擴散區域，具有該第二導電型式且係選擇性地形成於該埋藏層表面上，該第二擴散區域係自該磊晶層表面延伸至該埋藏層表面；一第三擴散區域，具有該第二導電型式且係選擇性地由該磊晶層表面形成於該第一擴散區域內；一第四擴散區域，具有該第一導電型式且係選擇性地由該磊晶層表面形成於該第三擴散區域內，該第四擴散區域與該第三擴散區域形成一第三半導體接面；以及一第五擴散區域，具有該第一導電型式且係選擇性地由該磊晶層表面形成於該第二擴散區域內，該第五擴散區域與該第二擴散區域形成一第四半導體接面。
  13. 如申請專利範圍第12項所述之半導體晶片，其中該磊晶層具有p型之導電型式。
  14. 如申請專利範圍第12項所述之半導體晶片，其中該第一半導體接面與該第四半導體接面串聯形成一第一單向性瞬態電壓抑制電路，該第二半導體接面與該第三半導體接面串聯形成一第二單向性瞬態電壓抑制電路，該第一單向性瞬態電壓抑制電路與該第二單向性瞬態電壓抑制電路之間係以反向並聯之方式耦接。
  15. 如申請專利範圍第12項所述之半導體晶片，其中該第一擴散區域之淨摻雜物濃度的峰值較該第三擴散區域之淨摻雜物濃度的峰值來得低，該第二擴散區域之淨摻雜物濃度的峰值較該埋藏層之淨摻雜物濃度的峰值來得低。
  16. 如申請專利範圍第12項所述之半導體晶片，進一步包含：至少一第一絕緣區域，位於該第一擴散區域與該磊晶層之間，該至少一第一絕緣區域係自該磊晶層表面延伸至該基板表面；以及至少一第二絕緣區域，位於該第二擴散區域與該磊晶層之間，該至少一第二絕緣區域係自該磊晶層表面延伸至該埋藏層表面；其中該至少一第一絕緣區域具有高濃度之該第一導電型式的摻雜物，該至少一第二絕緣區域具有高濃度之該第二導電型式的摻雜物。
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