TWI402961B - 用於二倍供應電壓共容之低漏電靜電放電防護電路 - Google Patents
用於二倍供應電壓共容之低漏電靜電放電防護電路 Download PDFInfo
- Publication number
- TWI402961B TWI402961B TW098125962A TW98125962A TWI402961B TW I402961 B TWI402961 B TW I402961B TW 098125962 A TW098125962 A TW 098125962A TW 98125962 A TW98125962 A TW 98125962A TW I402961 B TWI402961 B TW I402961B
- Authority
- TW
- Taiwan
- Prior art keywords
- transistor
- electrostatic discharge
- circuit
- gate
- supply voltage
- Prior art date
Links
- 239000000758 substrate Substances 0.000 claims description 20
- 230000001960 triggered effect Effects 0.000 claims description 3
- 230000008878 coupling Effects 0.000 claims 1
- 238000010168 coupling process Methods 0.000 claims 1
- 238000005859 coupling reaction Methods 0.000 claims 1
- 238000000034 method Methods 0.000 description 16
- 230000008569 process Effects 0.000 description 16
- 238000001514 detection method Methods 0.000 description 14
- 238000005516 engineering process Methods 0.000 description 11
- 238000013461 design Methods 0.000 description 10
- 239000000872 buffer Substances 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 9
- 230000001052 transient effect Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 239000002184 metal Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 235000013599 spices Nutrition 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021334 nickel silicide Inorganic materials 0.000 description 1
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 238000003908 quality control method Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000007655 standard test method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
- H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
本發明係關於一種靜電放電防護電路，詳言之，係關於一種用於二倍供應電壓共容之低漏電靜電放電防護電路。
由於低功率應用之電源電壓降低，閘極氧化層之厚度降低至奈米級CMOS技術。電路設計快速地降至低VDD電壓準位，例如1V於65-nm CMOS製程以降低功率消耗。然而，在微電子系統中之其他周邊元件或IC還是操作於高電壓準位。考慮系統之整合，輸入/輸出緩衝器可驅動或接收高電壓訊號以與其他IC溝通。在輸入/輸出介面與這些IC之間具有以下問題：閘極氧化層崩潰(參考先前技術文獻[1]至[3])及漏電流路徑(參考先前技術文獻[4])。
此外，當元件以奈米級CMOS技術實現時會發生一較重要之議題，當一僅2nm之閘極氧化層在0.13μm CMOS技術內時，由於閘極漏電流，會造成部分之整體漏電流在晶片內(參考先前技術文獻[5])。在45-nm世代及超過45-nm世代，高k金屬閘極技術被應用以降低閘極漏電流(參考先前技術文獻[6]及[7])。然而，在目前使用於無金屬閘極結構之90-nm及65-nm CMOS技術仍具有閘極漏電流之問題。閘極電流已經於BSIM4 MOSFET型式中模式化(參考先前技術文獻[8])，且在製造上也提供奈米CMOS製程之相對應SPICE模組給電路設計者。目前已有文獻報告在先進CMOS製程中如何降低數位電路之閘極漏電流(參考先前技術文獻[9]及[10])。
對於商業IC產品，必須達到靜電放電之標準以符合產品之品管。對於混合電壓輸入/輸出介面，於正常電路操作條件下，在晶片上之靜電放電保護電路應該符合閘極氧化層可靠度限制及防止不必要之漏電流路徑。許多文獻已經報告混合電壓輸入/輸出介面之靜電放電保護設計，藉由利用額外厚閘極氧化層製程、堆疊MOS規劃或高電壓容忍靜電放電箝制電路以解決閘極氧化層可靠度問題(參考先前技術文獻[11]至[13])。目前僅利用薄閘極氧化層裝置之在晶片上靜電放電匯流排及高電壓容忍靜電放電箝制電路之靜電放電保護設計，已經成功地驗證於0.13μm CMOS製程(參考先前技術文獻[14])。然而，若這些電路應用至奈米CMOS製程中，習知技術未考慮閘極漏電流之影響。
參考圖1，其顯示習知具有W/L為5μm/5μm及10μm/10μm之65-nm及90-nm CMOS製程之CMOS電容之模擬總閘極電流示意圖。由圖1可知CMOS電容之閘極電流係直接與閘極結構之面積有關，且在65-nm CMOS製程之閘極漏電流問題比在90-nm CMOS製程之閘極漏電流問題嚴重。
參考圖2，其顯示習知技術用於混合電壓輸入/輸出緩衝器之二倍容忍VDD之靜電放電箝制電路示意圖(參考先前技術文獻[14])。依據BSIM4型式，當靜電放電偵測電路21產生漏電流由VDD_H至VDD且經由第一電晶體22時，圖2中之堆疊NMOS 24具有大裝置尺寸。並且，在奈米級CMOS技術中，堆疊NMOS 24之次臨界漏電流(sub-threshold leakage current)也是相當大。在正常操作情形下，在靜電放電偵測電路21中，具有大面積閘極氧化層之MOS電容將產生一大閘極電流由節點A1至VDD。因此，該漏電流路徑為由VDD_H經第一電阻211、第三電晶體212及第二電阻213至VDD。如此之閘極電流產生一電壓差於第一電阻211兩端，因此在靜電放電偵測電路21中之第四電晶體214不能被完全關閉。在正常電路操作情形下，對於一個未完全關閉之第四電晶體214，節點D1可能被充電至一電壓準位，而高於VSS，進而提供觸發電流至堆疊NMOS 24之基底。具有小觸發電流之該堆疊NMOS 24可能產生額外之漏電流。當該靜電放電箝制電路20應用至奈米級CMOS技術時，靜電放電偵測電路21及堆疊NMOS 24具有嚴重的漏電流問題。
經由製造商提供65-nm SPICE之模擬，在偏壓VDD_H為1.8V及VDD為1V之條件下，具有W/L為320μm/0.12μm之堆疊NMOS 24其漏電流大於1μA。在65-nm CMOS製程中在電路正常操作偏壓VDD_H為1.8V及VDD為1V之條件下，整體之靜電放電箝制電路將產生一相當大之數微安培漏電流，如此之靜電放電偵測電路21不能使用於低功率應用。
因此，有必要提供一種創新且具進步性的用於二倍供應電壓共容之低漏電靜電放電防護電路，以解決上述問題。
本發明提供一種用於二倍供應電壓共容之低漏電靜電放電防護電路，其包括：一基底驅動器、一第三電晶體、一啟動電路、一RC電路及一第二電阻。該基底驅動器具有一第一電晶體及一第二電晶體串聯連接，並連接至二倍供應電壓及一觸發節點之間。該第三電晶體連接至該觸發節點。該啟動電路具有一第四電晶體及一第五電晶體，以二極體形式連接，並連接至該第二電晶體及該第三電晶體。該RC電路具有一第一電阻、一第六電晶體及一第七電晶體串聯連接，並連接至二倍供應電壓及該第三電晶體。該第二電阻連接至一倍供應電壓及該RC電路。
在正常電路操作條件下，本發明用於二倍供應電壓共容之低漏電靜電放電防護電路係利用低電壓元件(一倍供應電壓)以有效地保護混合電壓I/O緩衝器且沒有閘極氧化層可靠度之問題。相較於先前技術，本發明用於二倍供應電壓共容之低漏電靜電放電防護電路具有低閒置漏電流、高靜電放電強健性及無閘極氧化層可靠度之問題，可用於奈米CMOS技術中之混合電壓I/O緩衝器之靜電放電保護。
參考圖3，其顯示本發明用於二倍供應電壓共容之低漏電靜電放電防護電路之電路示意圖。本發明用於二倍供應電壓共容之低漏電靜電放電防護電路30包括：一基底驅動器、一第三電晶體313、一啟動電路、一RC電路及一第二電阻319。該基底驅動器具有一第一電晶體311及一第二電晶體312串聯連接，並連接至二倍供應電壓VDD_H及一觸發節點D2之間。
該第三電晶體313連接至該觸發節點D2。該啟動電路具有一第四電晶體314及一第五電晶體315，以二極體形式連接，並連接至該第二電晶體312及該第三電晶體313。該RC電路具有一第一電阻318、一第六電晶體316及一第七電晶體317串聯連接，並連接至二倍供應電壓VDD_H及該第三電晶體313。該第二電阻319連接至一倍供應電壓VDD及該RC電路。
在本實施例中，該第一電晶體311及該第二電晶體312為PMOS電晶體，該第三電晶體313為NMOS電晶體，該第四電晶體314及該第五電晶體315為PMOS電晶體。
本發明之低漏電靜電放電防護電路30另包括一第一連接點A2，連接該第一電阻318及該第一電晶體311之閘極。該低漏電靜電放電防護電路30另包括一第二連接點B2，連接該第二電阻319、該第二電晶體312之閘極、該第三電晶體313之閘極、該第五電晶體315之閘極及該第七電晶體317之閘極。
本發明之低漏電靜電放電防護電路30另包括一第三連接點E2，連接該第六電晶體316之閘極、第七電晶體317之基底及該第四電晶體314。本發明之低漏電靜電放電防護電路30另包括一第四連接點F2，連接該第四電晶體314及該第五電晶體315。
該基底驅動器、該第三電晶體313、該啟動電路、該RC電路及該第二電阻319可為一靜電放電偵測電路(ESD Detection Circuit)31。
本發明之低漏電靜電放電防護電路30另包括一靜電放電箝制電路(Electrostatic discharge(ESD)Clamp Circuit)32，連接至該觸發節點D2，該靜電放電箝制電路32係為P型基底觸發之矽控整流器(SCR)，具有交互耦合之n-p-n電晶體及p-n-p電晶體(參考先前技術文獻[14])。該靜電放電箝制電路32具有一低維持電壓(holding voltage)以承受一高靜電放電電壓於CMOS製程之一小的矽區域中。並且，該靜電放電箝制電路32不是多閘極結構，故具有良好特性以免除閘極漏電流之問題。
在本實施例中，可以利用1V薄氧化層裝置操作於1.8V之二倍電源電壓以實現該低漏電靜電放電防護電路30，且不會有閘極氧化層可靠度之問題。並且，該靜電放電偵測電路31可利用基底觸發機制以改善該靜電放電箝制電路32之開啟速度(turn-on speed)。該靜電放電偵測電路31利用1V薄氧化層裝置以解決閘極電流及閘極氧化層可靠度之問題。藉由利用閘極電流偏壓該靜電放電偵測電路31及最佳化在MOS電容之閘極之電壓差，在正常電路操作條件下，流經MOS電容之閘極漏電流可降低。在靜電放電偵測電路中由該MOS電容所造成之總漏電流可降至最低。因此，流經該靜電放電偵測電路31及該靜電放電箝制電路32之漏電流可被控制並降至最低。
在本實施例中，在靜電放電事件發生期間，該基底驅動器之該第一電晶體311及該第二電晶體312用以產生一基底觸發電流至該觸發節點D2；但在正常電路操作條件下，該基底驅動器保持截止。在正常電路操作條件下，第三電晶體313用以使該觸發節點D2保持在VSS，使得該靜電放電箝制電路32保證在截止狀態。
該RC電路之第一電阻318、第六電晶體316及第七電晶體317之RC時間常數，以及第三電晶體313之寄生閘極電容設計於約數微秒(μs)以區別靜電放電事件或正常啟動條件。
第四電晶體314及第五電晶體315，以二極體形式連接，做為一啟動電路具有初始閘極至基底電流(initial gate-to-bulk current)由二倍電源電壓VDD_H至該靜電放電偵測電路31，並傳導第六電晶體316之間極電流以偏壓該第三連接點E2及該第四連接點F2。在此之後，在第三連接點E2之電壓準位將偏壓於一特定電壓準位，以降低在第六電晶體316之閘極端之電壓差，以降低流經MOS電容之閘極漏電流。
在正常電路操作條件下，二倍電源電壓VDD_H為1.8V、一倍電源電壓VDD為1V及VSS為接地，該第一電晶體311之閘極電壓(第一連接點A2)偏壓於約1.8V，因流經該第一電阻318之該第六電晶體316(MOS電容)之閘極電流相當小，使得第一電晶體311保持截止，且無觸發電流產生至該靜電放電箝制電路32。此外，經由該第二電阻(1KΩ)該第二連接點B2偏壓在1V，以使第三電晶體313導通，並使該靜電放電箝制電路32之觸發節點D2保持在接地。由於該第一電晶體311保持在截止狀態，沒有電流由二倍電源電壓VDD_H流經該第一電晶體311及第二電晶體312至接地VSS，故第二電晶體312亦保持於截止狀態。
該第二電晶體312之源極至閘極電壓小於1V PMOS電晶體之臨界電壓，因此，第五連接點C2之電壓保持於1V及(1V＋∣Vtp∣)之間。第三連接點E2偏壓於約1.4V，第四連接點F2偏壓於第二連接點B2(1V)及第三連接點E2(1.4V)間之某一電壓準位。在如此偏壓條件下，在靜電放電偵測電路31內之所有1V元件在正常電路操作條件下，沒有閘極氧化層可靠度之問題。
參考圖4，其顯示在正常啟動之暫態期間在靜電放電偵測電路中所有連接點之Hspice模擬電壓波形圖。其中，二倍電源電壓VDD_H及一倍電源電壓VDD分別上升至1.8V及1V，且具有同步之上升時間為1ms。由圖4可知，在靜電放電偵測電路31中所有元件之閘極至汲極、閘極至源極及閘極至基底間之電壓差不超過製程之限制(1.1V，對於65-nm CMOS製程中之1V元件)。因此，在正常電路操作條件下，靜電放電偵測電路31可確保無閘極氧化層可靠度之問題。
當一正的快速暫態靜電放電(ESD)電壓加至二倍電源電壓VDD_H時，相對地VSS接地及VDD浮接，在靜電放電偵測電路31之RC延遲會保持該第一電晶體311之閘極(第一連接點A2)在一相當低電壓準位，相較於在二倍電源電壓VDD_H快速上升之電壓準位。由於VDD，第二連接點B2之電壓初始值為浮接約0V，且由於RC延遲慢慢地被充電。相較於該第一電晶體311及該第二電晶體312之源極電壓，該第一電晶體311及該第二電晶體312之初始閘極電壓在相當低電壓準位，藉由靜電放電之能量，該第一電晶體311及該第二電晶體312可被快速地導通，以產生基底觸發電流至該靜電放電箝制電路32之該觸發節點D2。最後，該靜電放電箝制電路32會完全導通至保持狀態使靜電放電電流由二倍電源電壓VDD_H放電至接地VSS。
參考圖5，其顯示在靜電放電暫態期間在靜電放電偵測電路中所有連接點之模擬電壓及基底觸發電流波形圖。其中，具有上升時間為10ns之0至5V電壓脈衝加至二倍電源電壓VDD_H，以模擬在人體模式(human-body-model,HBM)靜電放電事件之快速暫態電壓(參考先前技術文獻[16])。在該電壓脈衝中其電壓限制為5V，在靜電放電偵測電路31中所有連接點之電壓暫態可被模擬以檢查在元件崩潰前，是否達到其功能。由模擬結果顯示，該第一電晶體311及該第二電晶體312之源極至閘極電壓為約1.5V，其高於該第一電晶體311及該第二電晶體312之臨界電壓；且在靜電放電暫態期間，該第一電晶體311及該第二電晶體312之基底觸發峰值電流高於30mA。利用靜電放電偵測電路31，在靜電放電暫態期間，在元件崩潰前，該靜電放電箝制電路32可被適當的基底觸發電流觸發導通。
本發明用於二倍供應電壓共容之低漏電靜電放電防護電路已經製造實現於65-nm CMOS製程，且該低漏電靜電放電防護電路之所有元件係為1V之元件。在正常電路操作條件下，本發明用於二倍供應電壓共容之低漏電靜電放電防護電路係利用低電壓元件(一倍供應電壓)以有效地保護混合電壓I/O緩衝器且沒有閘極氧化層可靠度之問題。本發明之靜電放電偵測電路31具有非常小之閒置漏電流，在室溫25℃及1.8V之偏壓下，其為0.15μA，且可有效地降低該靜電放電箝制電路32之觸發電壓。相較於先前技術，本發明用於二倍供應電壓共容之低漏電靜電放電防護電路具有低閒置漏電流、高靜電放電強健性及無閘極氧化層可靠度之問題，可用於奈米CMOS技術中之混合電壓I/O緩衝器之靜電放電保護。
惟上述實施例僅為說明本發明之原理及其功效，而非限制本發明。因此，習於此技術之人士對上述實施例進行修改及變化仍不脫本發明之精神。本發明之權利範圍應如後述之申請專利範圍所列。
[1]. T. Furukawa,D. Turner,S. Mittl,M. Maloney,R. Serafin,W. Clark,L. Longenbach,and J. Howard,“Accelerated gate-oxide breakdown in mixed-voltage I/O circuits,”inProc. IEEE Int. Reliability Physics Symp
.,1997,pp. 169-173.
[2]. B. Kaczer,R. Degraeve,M. Rasras,K. Van de Mieroop,P. J. Roussel,and G. Groeseneken,“Impact of MOSFET gate oxide breakdown on digital circuit operation and reliability,”IEEE Trans. Electron Devices
,vol. 49,no. 3,pp. 500-506,Mar. 2002.
[3]. Y. Luo,D. Nayak,D. Gitlin,M.-Y. Hao,C.-H. Kao,and C.-H. Wang,“Oxide reliability of drain engineered I/O NMOS from hot carrier injection,”IEEE Electron Device Lett.
,vol. 24,no. 11,pp. 686-688,Nov. 2003.
[4]. S. Dabral and T. Maloney,Basic ESD and I/O Design
,John Wiley ＆ Sons,1998.
[5]. L. K. Han,S. Biesemans,J. Heidenreich,K. Houlihan,C. Lin,V. McCahay,T. Schiml,A. Schmidt,U. P. Schroeder,M. Stetter,C. Wann,D. Warner,R. Mahnkopf,and B. Chen,“A modular 0.13 m bulk CMOS technology for high performance and low power applications”,inProc. Symp. VLSI Technol. Dig. Tech. Papers
,2000,pp. 12-13.
[6]. Z. Krivokapic,W. Maszara,K. Achutan,P. King,J. Gray,M. Sidorow,E. Zhao,J. Zhang,J. Chan,A. Marathe,and M.-R. Lin,“Nickel silicide metal gate FDSOI devices with improved gate oxide leakage,”inIEDM Tech. Dig.
,2002,pp. 271-274.
[7]. C.-H. Jan,P. Bai,S. Biswas,M. Buehler,Z.-P. Chen,G. Curello,S. Gannavaram,W. Hafez,J. He,J. Hicks,U. Jalan,N. Lazo,J. Lin,N. Lindert,C. Litteken,M. Jones,M. Kang,K. Komeyli,A. Mezhiba,S. Naskar,S. Olson,J. Park,R. Parker,L. Pei,I. Post,N. Pradhan,C. Prasad,M. Prince,J. Rizk,G. Sacks,H. Tashiro,D. Towner,C. Tsai,Y. Wang,L. Yang,J.-Y. Yeh,J. Yip,and K. Mistry,“A 45nm low power system-on-chip technology with dual gate(logic and I/O)high-k/metal gate strained silicon transistors,”inIEDM Tech. Dig
.,2008,pp. 637-640.
[8].BSIM Model,Berkeley Short-Channel IGFET Model
.[Online]. Available:http://www-device.eecs.berkeley.edu/~bsim3/bsim4.html
[9]. K. Sathyaki and P. Paily,“Leakage reduction by modified stacking and optimum ISO input loading in CMOS devices,”inProc. IEEE Int. Conf. on Advanced Computing and Communications
,2007,pp. 220-225.
[10]. M. Agarwal,P. Elakkumanan,and R. Sridhar,“Leakage reduction for domino circuits in sub-65-nm technologies,”inProc. IEEE Int. SOC Conf
.,2006,pp. 164-167.
[11]. M.-D. Ker and K.-H. Lin,“Overview on electrostatic discharge protection designs for mixed-voltage I/O interfaces:design concept and circuit implementations,”IEEE Trans. Circuits Syst. I:Regular Papers
,vol. 53,no. 2,pp. 235-246,Feb. 2006.
[12]. M.-D. Ker and C.-T. Wang,“ESD protection design by using only 1×VDD low-voltage devices for mixed-voltage I/O buffers with 3×VDD input tolerance,”inProc. IEEE Asian Solid
-State Circuits Conf
.,2006,pp. 287-290.
[13]. M.-D. Ker,C.-T. Wang,T.-H. Tang,and K.-C. Su,“Design of high-voltage-tolerant power-rail ESD clamp circuit in low-voltage CMOS processes,”inProc. of IEEE Int. Reliability Physics Symp
.,2007,pp. 594-595.
[14]. M.-D. Ker and W.-J. Chang,“ESD protection design with on-chip ESD bus and high-voltage-tolerant ESD clamp circuit for mixed-voltage IO buffers,”IEEE Trans. Electron Devices
,vol. 55,no. 6,pp. 1409-1416,Jun. 2008.
[15]. M.-D. Ker and K.-C. Hsu,“Latchup-free ESD protection design with complementary substrate-triggered SCR devices,”IEEE J. Solid-State Circuits
,vol. 38,no. 8,pp. 1380-1392,Aug. 2003.
[16]. ESD Association Standard Test Method ESD STM5.1-2001,for Electrostatic Discharge Sensitivity Testing-Human Body Model(HBM)-Component Level,2001.
20．．．習知靜電放電箝制電路
21．．．習知靜電放電偵測電路
22．．．第一電晶體
23．．．第二電晶體
24．．．堆疊NMOS
30．．．本發明之低漏電靜電放電防護電路
31．．．靜電放電偵測電路
32．．．靜電放電箝制電路
211．．．第一電阻
212．．．第三電晶體
213．．．第二電阻
214．．．第四電晶體
215．．．第五電晶體
216．．．第六電晶體
311．．．第一電晶體
312．．．第二電晶體
313．．．第三電晶體
314．．．第四電晶體
315．．．第五電晶體
316．．．第六電晶體
317．．．第七電晶體
318．．．第一電阻
319．．．第二電阻
A2．．．第一連接點
B2．．．第二連接點
C2．．．第五連接點
D2．．．觸發節點
E2．．．第三連接點
F2．．．第四連接點
VDD．．．一倍電源電壓
VDD_H．．．二倍電源電壓
VSS．．．接地
圖1顯示習知具有W/L為5μm/5μm及10μm/10μm之65-nm及90-nm CMOS製程之CMOS電容之模擬總閘極電流示意圖；
圖2顯示習知技術用於混合電壓輸入/輸出緩衝器之二倍容忍VDD之靜電放電箝制電路示意圖；
圖3顯示本發明用於二倍供應電壓共容之低漏電靜電放電防護電路之電路示意圖；
圖4顯示在正常啟動之暫態期間在靜電放電偵測電路中所有連接點之Hspice模擬電壓波形圖；及
圖5顯示在靜電放電暫態期間在靜電放電偵測電路中所有連接點之模擬電壓及基底觸發電流波形圖。
30．．．本發明之低漏電靜電放電防護電路
31．．．靜電放電偵測電路
32．．．靜電放電箝制電路
311．．．第一電晶體
312．．．第二電晶體
313．．．第三電晶體
314．．．第四電晶體
315．．．第五電晶體
316．．．第六電晶體
317．．．第七電晶體
318．．．第一電阻
319．．．第二電阻
A2．．．第一連接點
B2．．．第二連接點
C2．．．第五連接點
D2．．．觸發節點
E2．．．第三連接點
F2．．．第四連接點
VDD．．．一倍電源電壓
VDD_H．．．二倍電源電壓
VSS．．．接地
Claims (7)
- 一種用於二倍供應電壓共容之低漏電靜電放電防護電路，包括：一基底驅動器，具有一第一電晶體及一第二電晶體串聯連接，並連接至二倍供應電壓及一觸發節點之間；一第三電晶體，連接至該觸發節點；一啟動電路，具有一第四電晶體及一第五電晶體，以二極體形式連接，並連接至該第二電晶體及該第三電晶體；一RC電路，具有一第一電阻、一第六電晶體及一第七電晶體串聯連接，並連接至二倍供應電壓及該第三電晶體；及一第二電阻，連接至一倍供應電壓及該RC電路。
- 如請求項1之低漏電靜電放電防護電路，另包括一靜電放電箝制電路，連接至該觸發節點，該靜電放電箝制電路係為P型基底觸發之矽控整流器，具有交互耦合之n-p-n電晶體及p-n-p電晶體。
- 如請求項1之低漏電靜電放電防護電路，其中該第一電晶體及該第二電晶體為PMOS電晶體，該第三電晶體為NMOS電晶體，該第四電晶體及該第五電晶體為PMOS電晶體。
- 如請求項1之低漏電靜電放電防護電路，另包括一第一連接點，連接該第一電阻及該第一電晶體之閘極。
- 如請求項1之低漏電靜電放電防護電路，另包括一第二連接點，連接該第二電阻、該第二電晶體之閘極、該第三電晶體之閘極、該第五電晶體之閘極及該第七電晶體之間極。
- 如請求項1之低漏電靜電放電防護電路，另包括一第三連接點，連接該第六電晶體之閘極、第七電晶體之基底及該第四電晶體。
- 如請求項1之低漏電靜電放電防護電路，另包括一第四連接點，連接該第四電晶體及該第五電晶體。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW098125962A TWI402961B (zh) | 2009-07-31 | 2009-07-31 | 用於二倍供應電壓共容之低漏電靜電放電防護電路 |
| US12/562,426 US20110026175A1 (en) | 2009-07-31 | 2009-09-18 | Electrostatic discharge protecting circuit with ultra-low standby leakage current for twice supply voltage tolerance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW098125962A TWI402961B (zh) | 2009-07-31 | 2009-07-31 | 用於二倍供應電壓共容之低漏電靜電放電防護電路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201104827A TW201104827A (en) | 2011-02-01 |
| TWI402961B true TWI402961B (zh) | 2013-07-21 |
Family
ID=43526789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW098125962A TWI402961B (zh) | 2009-07-31 | 2009-07-31 | 用於二倍供應電壓共容之低漏電靜電放電防護電路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20110026175A1 (zh) |
| TW (1) | TWI402961B (zh) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI455434B (zh) * | 2012-05-08 | 2014-10-01 | Ind Tech Res Inst | 靜電放電保護裝置及其方法 |
| US9219055B2 (en) | 2012-06-14 | 2015-12-22 | International Business Machines Corporation | Structure and method for dynamic biasing to improve ESD robustness of current mode logic (CML) drivers |
| US9373612B1 (en) * | 2013-05-31 | 2016-06-21 | Altera Corporation | Electrostatic discharge protection circuits and methods |
| CN104638622A (zh) * | 2013-11-13 | 2015-05-20 | 瑞昱半导体股份有限公司 | 静电放电保护电路 |
| US9337651B2 (en) | 2014-04-23 | 2016-05-10 | Via Alliance Semiconductor Co., Ltd. | Electrostatic discharge protection circuit |
| CN104008743B (zh) * | 2014-05-28 | 2017-01-11 | 深圳市华星光电技术有限公司 | 一种静电放电保护芯片及驱动电路 |
| US10930644B2 (en) | 2016-03-04 | 2021-02-23 | Monolithic Power Systems, Inc. | Bi-directional snapback ESD protection circuit |
| US10263420B2 (en) * | 2016-03-04 | 2019-04-16 | Monolithic Power Systems, Inc. | Bi-directional snapback ESD protection circuit |
| CN118249304A (zh) * | 2024-05-20 | 2024-06-25 | 芯峰科技(广州)有限公司 | 纳米工艺低漏电静电放电箝位电路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070205800A1 (en) * | 2006-03-02 | 2007-09-06 | Industrial Technology Research Institute | High-voltage tolerant power-rail ESD clamp circuit for mixed-voltage I/O interface |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW200739872A (en) * | 2006-04-04 | 2007-10-16 | Univ Nat Chiao Tung | Power line electrostatic discharge protection circuit featuring triple voltage tolerance |
-
2009
- 2009-07-31 TW TW098125962A patent/TWI402961B/zh not_active IP Right Cessation
- 2009-09-18 US US12/562,426 patent/US20110026175A1/en not_active Abandoned
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070205800A1 (en) * | 2006-03-02 | 2007-09-06 | Industrial Technology Research Institute | High-voltage tolerant power-rail ESD clamp circuit for mixed-voltage I/O interface |
Non-Patent Citations (1)
| Title |
|---|
| " Design of Power-Rail ESD Clamp Circuit With Ultra-Low Standby Leakage Current in Nanoscale CMOS Technology ", Chang-Tzu Wang and Ming-Dou Ker, IEEE Journal of Solid-State Circuit, Vol. 44, No. 3, MARCH 2009. * |
Also Published As
| Publication number | Publication date |
|---|---|
| TW201104827A (en) | 2011-02-01 |
| US20110026175A1 (en) | 2011-02-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI402961B (zh) | 用於二倍供應電壓共容之低漏電靜電放電防護電路 | |
| TWI297207B (zh) | ||
| US7397280B2 (en) | High-voltage tolerant power-rail ESD clamp circuit for mixed-voltage I/O interface | |
| KR101885334B1 (ko) | 정전기 방전 보호 회로 | |
| US9184586B2 (en) | SiGe based gate driven PMOS trigger circuit | |
| TW502428B (en) | Electrostatic discharge protection circuit for power source terminal with dual trigger voltages | |
| US6954098B2 (en) | Power-rail ESD clamp circuit for mixed-voltage I/O buffer | |
| TWI464861B (zh) | 使用微機電系統開關之靜電放電保護技術 | |
| US8189308B2 (en) | Integrated circuit | |
| US10177755B2 (en) | Overvoltage protection circuit | |
| TW200917453A (en) | ESD protection circuit for IC with separated power domains | |
| JPH11135723A (ja) | 混合電圧チップ用カスコード接続ｍｏｓ ｅｓｄ保護回路 | |
| TW200527642A (en) | Electrostatic discharge protection circuit | |
| CN101771035A (zh) | 集成电路 | |
| KR20060091387A (ko) | 정전기 전압에 대해서도 안정적인 고전압 내성을 갖는 입출력 회로 | |
| CN102255304B (zh) | Esd电源箝位电路 | |
| US11545977B2 (en) | Logic buffer circuit and method | |
| US9537306B2 (en) | ESD protection system utilizing gate-floating scheme and control circuit thereof | |
| WO2016088482A1 (ja) | 半導体集積回路 | |
| Wang et al. | Design of power-rail ESD clamp circuit with ultra-low standby leakage current in nanoscale CMOS technology | |
| Wang et al. | Design of 2$\times $ VDD-Tolerant Power-Rail ESD Clamp Circuit With Consideration of Gate Leakage Current in 65-nm CMOS Technology | |
| CN101330208B (zh) | 静电放电保护电路 | |
| CN107786195B (zh) | 一种利用低压器件实现耐高压的高速io电路 | |
| TW201021411A (en) | Pad circuit for the programming and I/O operations | |
| TWI387093B (zh) | 利用低壓元件實現的低漏電高壓電源靜電放電保護電路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | Annulment or lapse of patent due to non-payment of fees |