TWI400769B - 淺溝渠隔離方法 - Google Patents

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Description

淺溝渠隔離方法
本發明的實施例涉及微電子元件領域,尤其涉及用於圓化淺溝渠隔離結構之底部角部的方法。
元件集成現在已是、而且將來還是積體電路製造產業中的一個重要設計因素。隨著元件集成度的持續提高,元件隔離的重要性也提高。元件隔離確保了元件被依需要而彼此適當地隔離。淺溝渠隔離(STI)是常用的隔離技術,因為它可允許形成較小尺寸的隔離結構,還可避免鳥嘴侵蝕(bird’s beak encroachment)以及有時候與矽局部氧化技術(LOCOS)和其他隔離技術相關的其他問題。
考慮到先前技術中的問題,本發明的實施例係針對用於形成具有圓化的底部角部之溝渠的方法。更具體而言,考慮到前述以及其他的情況,依照本發明的各種實施例,提供了一種方法,包括:在基底中開口的側壁上形成第一遮罩層;在其中具有第一遮罩層的開口的底部表面處除去所述基底的第一部分至第一深度;在所述開口中的第一遮罩層上形成第二遮罩層;以及在其中具有第一和第二遮罩層的開口的底部表面處除去所述基底的第二部分至第二深度,其中,第二深度大於第一深度。
在各種實施例中,可形成第一遮罩層覆蓋基底中開口的側壁和底部表面。在這些各個實施例中,除去基底的第一部分可包括除去第一遮罩層的底部部分,所述底部部分覆蓋了開口的底部表面。除去第一遮罩層的底部部分可包括留下側壁上的第一遮罩層。除去第一遮罩層的底部部分可包括各向異性蝕刻第一遮罩層,從而除去第一遮罩層的底部部分而不除去側壁上的第一遮罩層。
在各種實施例中,可形成第二遮罩層以覆蓋開口的底部表面並覆蓋側 壁上的第一遮罩層。除去基底的第二部分可包括除去第二遮罩層的底部部分,所述底部部分覆蓋開口的底部表面。
在各種實施例中,基底的第二部分可較基底的第一部分狹窄。除去第一部分和除去第二部分可使底部表面具有圓化的形狀。
在各種實施例中,第一遮罩層和第二遮罩層的至少其中之一是聚合物材料。聚合物材料可為氫氟碳聚合物。
在各種實施例中,可在除去基底的第二部分之後從側壁除去第一和第二遮罩層。在從側壁除去第一和第二遮罩層之後,可在開口中形成氧化物。形成氧化物可包括使用現場蒸汽產生(ISSG)操作在開口中形成襯底氧化物層。ISSG操作可在高於1000℃的溫度下作用約30秒鐘來執行。
所附申請專利範圍中還闡述了為表徵本發明實施例而考慮的其他特徵。
在以下的詳細描述中,參考了構成其中一部分的所附圖式,其中相同的標號從頭到尾表示相同的部分,並且以示例性實施例表示了可執行本發明的實施方式。應當明白,在不脫離本發明範圍的情況下,也可利用其他實施例,並可進行結構上或邏輯上的改變。因此,以下的詳細描述不應理解為限制性的,而依照本發明的實施例之範圍由所附申請專利範圍及其等同者來界定。
描述中可能使用片語「在一種實施例中」、「在實施例中」或「在各種實施例中」,這些可個別表示相同或不同實施例中的一個或多個。此外,關於本發明的實施例所用的術語「包括」、「包含」、「具有」等是同義的。片語「A/B」表示A或B。為了本發明的目的,片語「A及/或B」表示「(A)、(B)或(A及B)」。片語「A、B和C的至少其中之一」表示「(A)、(B)、(C)、(A及B)、(A及C)、(B及C)、或(A、B及C)」。片語「(A)B」表示「B」或「(AB)」,即A為非必需的要素。
在微電子領域中,術語晶片、晶粒、積體電路、單石元件、半導體元件和微電子元件經常是可互換的。在本領域中一般理解的情況下,本發明 適用於上述全部內容。
本發明的各種實施例係針對用於圓化基底開口的底部角部之方法,所述基底開口例如STI結構。圓化這些結構的底部角部可使得與先前技術中基底開口的底部角部處相較,角部處的應力減小。
圖1表示了一種示例性先前技術微電子元件100的剖面側視圖。如圖所示,元件100包括元件組成例如電晶體102。電晶體102由兩個STI結構104a、104b所限制。STI結構104a、104b形成於基底106中,可由襯底氧化物108a、108b內襯,並可填充具有溝渠氧化物110a、110b。
STI結構104a、104b具有平坦的底部表面112a、112b以及尖銳的角部114a、114b。尖銳的角部114a、114b可造成其上所形成的薄層(例如襯底氧化物108a、108b)有增加的應力,其可造成不想要的的電擊穿和漏電。在某些情況下,這種應力可能源自用於形成襯底氧化物108a、108b的熱氧化製程。隨著熱氧化物從基底106的表面矽原子生長,由於氧化矽分子與矽原子之間的大小差異(氧化矽分子在大小方面可能較矽原子大2.17倍),氧化矽分子堆積在角部114a、114b。
為了減小與尖銳角部114a、114b相關的應力,在用於形成襯底氧化物108a、108b的熱氧化操作之後,有時候執行退火操作。儘管退火能夠減小角部114a、114b中存在的應力量,但它是非常耗時並且耗熱耗預算的操作。例如在某些操作中,在執行襯底氧化本身可能花費的30分鐘以上之外,可能還要花費超過30分鐘來執行退火操作。此外,退火及/或襯底氧化操作可能要在超過1000℃的溫度之下來執行。
圖2所表示的是一種示例性微電子元件200,該元件包括STI結構204a、204b,這些結構具有使用依照本發明各種實施例的方法所形成的圓化的底部表面212a、212b。如圖所示,元件200包括元件組成例如電晶體202。STI結構204a、204b形成於基底206中,且可由襯底氧化物208a、208b內襯,並可填充具有溝渠氧化物210a、210b。
圓化底部表面212a、212b可使得與各種先前技術的STI結構,例如圖1所表示元件100的STI結構104a、104b相較,襯底氧化物208a、208b受到的應力降至最低。這可至少部分地由於減小或消除了STI結構的尖銳角 部。如以上所述,應力可能由於尖銳角部的受限空間而增大,這可造成氧化矽分子堆積在角部。相較之下,STI結構204a、204b的傾斜底部可允許襯底氧化物208a、208b的分子有更多空間。
圖3-13以方法的各個操作之後微電子元件的剖面視圖的形式,表示了用於形成具有圓化的底部角部的STI結構的示例性方法。
如圖3所表示,設置了硬遮罩316覆蓋在基底306上。如圖所示,可形成硬遮罩316來覆蓋基底306、除了要形成STI結構的那些區域之外的表面。硬遮罩316可包括本領域已知並適於保護基底306的那些區域不受到後續蝕刻的任何材料或裝置。在某些實施例中,硬遮罩316可包括沉積在基底306表面上的氮化矽材料。可在硬遮罩316與基底306之間形成中間層(圖中未示),例如包括襯墊氧化物層。
沒有受到硬遮罩316保護的基底306的那些區域可如圖4所表示的受到蝕刻,以形成基底306中的開口318。為了形成具有垂直側壁320和大致上平坦的底部表面322的開口318,基底306可受到各向異性蝕刻。透過以下的描述會明白,開口318的深度可至少部分地由要形成的STI結構的所想要之最終深度來控制。一般而言,STI結構的深度應適於提供適當的元件隔離。例如在某些實施例中,開口318的深度介於約100奈米與800奈米之間。
如圖5所表示,可形成遮罩層324覆蓋硬遮罩316以及開口318的側壁320和底部表面322。如圖所示,遮罩層324可保角地形成。
遮罩層324可包括適於在此所述目的的任何材料。例如在某些實施例中,遮罩層324可包括介電材料。示例性介電材料可包括一種包括碳氫化合物(hydrocarbon)、碳氟化合物(fluorocarbon)或氫氟碳化合物(fluorohydrocarbon)的材料。例如在各種實施例中,遮罩層324包括氫氟碳聚合物材料。
在各種實施例中,硬遮罩316和遮罩層324可在同一件設備中形成;但在其他實施例中,也可使用個別的設備。然而在同一件設備中形成硬遮罩316和遮罩層324可顯然有某些效果,例如包括由於消除了傳送時間而提高生產量。
然後,可如圖6所表示對遮罩層324的部分進行蝕刻。如圖所示,在這個操作期間,開口318的側壁320上遮罩層324的部份沒有被蝕刻除去,而是留在側壁320上。為了達到這種情況,可使用各向異性蝕刻製程。因為各向異性蝕刻是高方向性的蝕刻操作,所以可如圖所示蝕刻除去遮罩層324的水平部分,而留下垂直部分。
在用於蝕刻遮罩層324的部分的蝕刻操作期間,基底306的某些底部表面322也可受到蝕刻。如圖所示,基底306的厚度326受到蝕刻,使得開口318的被蝕刻部分與其初始深度相較具有更大的整體深度(例如與圖4相較)。然而底部表面322與留在側壁320上的遮罩層324相鄰的部分可受到輕度蝕刻,或完全不受到蝕刻。因此,開口318的中心部分較邊緣部分略深。
此處參考圖5和圖6所述的操作可被重複複數次,以形成開口318之圓化的底部表面322。每次重複可將開口318的底部表面322的中心部分蝕刻更深,直到達到大致上圓化的形狀。需注意此處所使用的「具有圓化形狀的底部表面」可包括任何配置,其中從側壁到底部表面以漸變(或遞增)方式發生過渡。
例如在第二次重複中,可如圖7所表示,形成另一遮罩層328覆蓋硬遮罩316,並覆蓋留在開口318的側壁320上的遮罩層324以及底部表面322。在各種實施例中,可使用與形成遮罩層324相同的材料以及相同的一般製程所形成的遮罩層328。然而在其他實施例中,可依需要來對這些重複進行微調。
然後可如圖8所表示蝕刻的遮罩層328的部分。如圖所示,在這個操作期間,開口318的側壁320上的遮罩層324上覆蓋的遮罩層328的部分沒有被蝕刻除去,而是留在遮罩層324上。為了達到這種情況,可使用各向異性蝕刻製程,蝕刻遮罩層328的水平部分,同時允許垂直部分留下。
蝕刻遮罩層328部分的蝕刻操作期間,基底306的某些底部表面322也可如以上所述受到蝕刻。如圖所示,基底306的另一厚度330受到蝕刻,使得開口318的被蝕刻部分與其在前一重複中的深度相較具有更大的整體深度(例如與圖6相較)。然而底部表面322與遮罩層328相鄰的部分可受到 輕度蝕刻,也可完全不受到蝕刻。
在形成並蝕刻遮罩層的重複被執行了所想要的次數之後,如圖9所示,開口318的側壁320上可留下複數個遮罩層332。如圖所示,開口318的底部表面322是錐形的。雖然所示的結構描述了具有梯狀的底部表面322,但是在各種實施例中,遮罩層和蝕刻操作可受調節,從而對底部表面322的弧度進行微調。例如,使用較薄的遮罩層可得到更緩和地彎曲、更光滑的表面。
如圖10所表示,留下的遮罩層332可被蝕刻,以曝露開口318的底部表面322和側壁320。可用任何適當的蝕刻操作來除去遮罩層332。在各種實施例中,各向同性蝕刻可適於除去遮罩層332,因為可不需要方向性。
現在轉到圖11,可在具有圓化的底部表面322的開口318中形成襯底氧化物334。可使用任何適於此目的的方法來形成襯底氧化物334。在一些實施例中,可使用濕式氧化製程形成襯底氧化物334,濕式氧化製程例如包括現場蒸汽產生(in-situ steam generation,ISSG)。在各種實施例中,在形成襯底氧化物334之後,可不需要退火操作,這至少部分是因為與在具有方形底部角部的開口中所形成的氧化物相較,圓化的底部表面322使得襯底氧化物334具有較小的應力。此外,在各種實施例中,形成襯底氧化物334可用較先前技術方法中少得多的時間來執行。例如在某些實施例中,由於這種低應力狀況,可在少於約一分鐘的時間裡形成襯底氧化物334(與某些先前技術的方法中的30分鐘或更長時間相比較)。在一種示例性實施例中,透過使用ISSG在約1050℃作用約30秒來形成襯底氧化物334。其他方法也可類似地適用。
如圖12所表示,可用溝渠氧化物336填充開口318。如圖13所示,可執行化學機械平面化操作來除去留下的硬遮罩316以及任何過量的溝渠氧化物336。
可在形成元件組成,例如電晶體(例如參考圖2的電晶體202)之前、之後或期間,來形成STI結構304。在任何情況下,至少部分地由於減小或消除了高應力的底部角部,形成具有圓化的底部表面322的STI結構304可提供減少的漏電,並從而提供較各種先前技術的元件更為可靠的元件。此 外,依據各種實施例,可減少元件的熱循環,這也可影響元件的性能。
儘管依照本發明的各種實施例所形成的STI結構可適用於不同類型的元件,但是這些實施例尤其可有利於高電晶體密度的元件。例如,記憶體元件可包括由淺溝渠隔離結構隔離開的密集的電晶體陣列。
儘管此處為了描述優先實施例的目的而說明和描述了某些實施例,但是本領域普通技術人員會明白,在不脫離本發明範圍的情況下,可用很多替換及/或等同實施方式或預計達到相同目的的實現方法來對所示和所述的實施例進行替代。本領域技術人員容易理解,根據本發明的實施例可用許多種方式來實施。本發明意圖涵蓋此處所描述的實施例的任何修改或變更形式。因此顯然應當認為,依照本發明的實施例只由申請專利範圍及其等同者來限制。
100‧‧‧微電子元件
102‧‧‧電晶體
104a、104b‧‧‧STI結構
106‧‧‧基底
108a、108b‧‧‧襯底氧化物
110a、110b‧‧‧溝渠氧化物
112a、112b‧‧‧底部表面
114a、114b‧‧‧角部
200‧‧‧微電子元件
202‧‧‧電晶體
204a、204b‧‧‧STI結構
206‧‧‧基底
208a、208b‧‧‧襯底氧化物
210a、210b‧‧‧溝渠氧化物
212a、212b‧‧‧底部表面
304‧‧‧STI結構
306‧‧‧基底
316‧‧‧硬遮罩
318‧‧‧開口
320‧‧‧側壁
322‧‧‧底部表面
324‧‧‧遮罩層
326‧‧‧厚度
328‧‧‧遮罩層
330‧‧‧厚度
332‧‧‧遮罩層
334‧‧‧襯底氧化物
336‧‧‧溝渠氧化物
透過以下結合所附圖式進行的詳細描述,可更容易理解本發明的實施例。為了便於描述,相同的標號表示相同的結構元件。在所附圖式的圖中,本發明的實施例是以示例方式而不是以限制的方式來說明的。
圖1表示了一種先前技術的微電子元件的剖面側視圖;圖2表示了依照本發明各種實施例的一種示例性微電子元件的剖面側視圖,該元件包括具有圓化的底部角部的淺溝渠隔離結構;圖3-13表示了依照本發明的各種實施例,用於形成具有圓化的底部角部的淺溝渠隔離結構的方法之各個階段。
200‧‧‧微電子元件
202‧‧‧電晶體
204a、204b‧‧‧STI結構
206‧‧‧基底
208a、208b‧‧‧襯底氧化物
210a、210b‧‧‧溝渠氧化物
212a、212b‧‧‧底部表面

Claims (23)

  1. 一種淺溝渠隔離方法,包括:在一基底中一開口的一側壁上形成一第一遮罩層;在其中具有該第一遮罩層的該開口的一底部表面處除去該基底的一第一部分至一第一深度;在該開口中的該第一遮罩層上形成一第二遮罩層;在其中同時具有該第一遮罩層和該第二遮罩層的該開口的該底部表面處除去該基底的一第二部分至一第二深度;以及根據至少(i)在該開口的該底部表面處除去該基底的該第一部分和(ii)在該開口的該底部表面處除去該基底的該第二部分,在該開口的該底部形成具有圓化形狀的表面。
  2. 依據申請專利範圍第1項所述之淺溝渠隔離方法,其中,形成該第一遮罩層包括形成該第一遮罩層來覆蓋該基底中的該開口的該側壁以及該底部表面。
  3. 依據申請專利範圍第1項所述之淺溝渠隔離方法,其中,除去該基底的該第一部分包括除去該第一遮罩層的一底部部分,該底部部分覆蓋該開口的該底部表面。
  4. 依據申請專利範圍第3項所述之淺溝渠隔離方法,其中,除去該第一遮罩層的該底部部分包括留下該側壁上的該第一遮罩層。
  5. 依據申請專利範圍第3項所述之淺溝渠隔離方法,其中,除去該第一遮罩層的該底部部分包括各向異性蝕刻該第一遮罩層,從而除去該第一遮罩層的該底部部分而不除去該側壁上的該第一遮罩層。
  6. 依據申請專利範圍第1項所述之淺溝渠隔離方法,其中,形成該第二遮罩層包括形成該第二遮罩層來覆蓋該開口的該底部表面以及覆蓋所述側壁上的該第一遮罩層。
  7. 依據申請專利範圍第1項所述之淺溝渠隔離方法,其中,除去該基底的該第二部分包括除去該第二遮罩層的一底部部分,該底部部分覆蓋該開口的該底部表面。
  8. 依據申請專利範圍第1項所述之淺溝渠隔離方法,其中, 該基底的該第二部分較該基底的該第一部分狹窄。
  9. 依據申請專利範圍第1項所述之淺溝渠隔離方法,其中,該第二遮罩層的長度較該第一遮罩層的長度更長。
  10. 依據申請專利範圍第1項所述之淺溝渠隔離方法,其中,該第一遮罩層和該第二遮罩層的至少其中之一是一聚合物材料。
  11. 依據申請專利範圍第10項所述之淺溝渠隔離方法,其中,該聚合物材料是氫氟碳聚合物。
  12. 依據申請專利範圍第1項所述之淺溝渠隔離方法,進一步包括:在除去該基底的該第二部分之後,接著從該側壁除去該第一遮罩層和該第二遮罩層。
  13. 依據申請專利範圍第12項所述之淺溝渠隔離方法,進一步包括:在從該側壁除去該第一遮罩層和該第二遮罩層之後,接著在該開口中形成氧化物。
  14. 依據申請專利範圍第13項所述之淺溝渠隔離方法,其中,形成該氧化物包括使用一現場蒸汽產生(ISSG)操作,在該開口中,形成一襯底氧化物層。
  15. 依據申請專利範圍第14項所述之淺溝渠隔離方法,其中,該ISSG操作是在高於1000℃的溫度下作用約30秒所執行的。
  16. 一種淺溝渠隔離方法,包括:在一基底中之一開口的一側壁及一底部上相繼地形成複數個遮罩層,每個遮罩層具有一長度,其中,每個遮罩層的長度大於前一個遮罩層的長度;從該基底中之該開口除去該些遮罩層的底部部分;以及在該開口的該底部處形成一大致上圓化形狀的表面,其中該開口係被該側壁所定義,而該側壁包括該些遮罩層。
  17. 依據申請專利範圍第16項所述之淺溝渠隔離方法,進一步包括:在形成每個遮罩層之後,在該開口的該底部處除去該基底的一部分,從而致使該底部延伸超過前一個遮罩層所形成的長度。
  18. 依據申請專利範圍第16項所述之淺溝渠隔離方法,其中,形成該些遮罩層包括: 形成每個遮罩層覆蓋該開口的該側壁和該底部;以及在形成每個遮罩層之後,從該開口的該底部除去該遮罩層的一部分。
  19. 依據申請專利範圍第18項所述之淺溝渠隔離方法,其中,利用各向異性蝕刻法從該開口的該底部除去該遮罩層的該部分。
  20. 依據申請專利範圍第16項所述之淺溝渠隔離方法,其中,該複數個遮罩層的至少其中之一是一聚合物材料。
  21. 依據申請專利範圍第20項所述之淺溝渠隔離方法,其中,該聚合物材料是一氫氟碳聚合物。
  22. 依據申請專利範圍第16項所述之淺溝渠隔離方法,進一步包括:在從該開口除去該複數個遮罩層之後,在該開口中形成一氧化物層。
  23. 依據申請專利範圍第22項所述之淺溝渠隔離方法,其中,該氧化物層是使用現場蒸汽產生操作所形成的。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8241993B2 (en) 2007-07-13 2012-08-14 Marvell World Trade Ltd. Method for shallow trench isolation
US7998829B2 (en) * 2007-12-11 2011-08-16 Hvvi Semiconductors, Inc. Semiconductor structure and method of manufacture
RS54152B1 (en) * 2011-03-25 2015-12-31 Purdue Pharma L.P. PHARMACEUTICAL DOSAGE FORMS WITH CONTROLLED RELEASE
TWI470733B (zh) * 2012-08-28 2015-01-21 Anpec Electronics Corp 溝渠絕緣製程
CN111106057A (zh) * 2019-11-18 2020-05-05 华虹半导体(无锡)有限公司 闪存器件的sti结构的制造方法及闪存器件

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030017710A1 (en) * 2001-07-19 2003-01-23 Chartered Semiconductor Manufacturing Ltd. Method to improve latchup by forming selective sloped staircase STI structure to use in the I/0 or latchup sensitive area
US20040124494A1 (en) * 2002-06-28 2004-07-01 Stmicroelectronics S.R.I. Process for forming trenches with oblique profile and rounded top corners
US20040171254A1 (en) * 2001-06-22 2004-09-02 Etsuo Iijima Dry-etching method

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5801083A (en) * 1997-10-20 1998-09-01 Chartered Semiconductor Manufacturing, Ltd. Use of polymer spacers for the fabrication of shallow trench isolation regions with rounded top corners
TW412837B (en) * 1999-03-31 2000-11-21 Nanya Technology Corp Method of making a trench capacitor
US6512273B1 (en) * 2000-01-28 2003-01-28 Advanced Micro Devices, Inc. Method and structure for improving hot carrier immunity for devices with very shallow junctions
US6436751B1 (en) * 2001-02-13 2002-08-20 United Microelectronics Corp. Fabrication method and structure of a flash memory
KR100416795B1 (ko) * 2001-04-27 2004-01-31 삼성전자주식회사 소자분리막 형성방법 및 이를 이용한 반도체 장치의제조방법
US6518641B2 (en) * 2001-05-18 2003-02-11 International Business Machines Corporation Deep slit isolation with controlled void
US20030027403A1 (en) * 2001-08-03 2003-02-06 Macronix International Co., Ltd. Method for forming sacrificial oxide layer
US6709924B1 (en) * 2002-11-12 2004-03-23 Advanced Micro Devices, Inc. Fabrication of shallow trench isolation structures with rounded corner and self-aligned gate
KR100480897B1 (ko) * 2002-12-09 2005-04-07 매그나칩 반도체 유한회사 반도체소자의 소자분리막 형성방법
US7087483B2 (en) * 2003-11-25 2006-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Single transistor RAM cell and method of manufacture
US20080299740A1 (en) * 2007-05-29 2008-12-04 Macronix International Co., Ltd. Method for forming sti structure
US8241993B2 (en) * 2007-07-13 2012-08-14 Marvell World Trade Ltd. Method for shallow trench isolation

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040171254A1 (en) * 2001-06-22 2004-09-02 Etsuo Iijima Dry-etching method
US20030017710A1 (en) * 2001-07-19 2003-01-23 Chartered Semiconductor Manufacturing Ltd. Method to improve latchup by forming selective sloped staircase STI structure to use in the I/0 or latchup sensitive area
US20040124494A1 (en) * 2002-06-28 2004-07-01 Stmicroelectronics S.R.I. Process for forming trenches with oblique profile and rounded top corners

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