TWI399639B - 用於資訊處理系統內處理器中功率調節的方法及裝置 - Google Patents

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Description

用於資訊處理系統內處理器中功率調節的方法及裝置
本文中之揭示內容大體而言係關於處理器電源系統，且更特定言之，係關於使用調節技術來防止處理器系統超過預定操作參數之處理器電源系統。
現代資訊處理系統使用通常產生大量熱之處理器。存在感應處理器之溫度之熱調節技術。當處理器之溫度超過預定臨限值時，系統調節或降低處理器之時脈率以相應降低處理器之溫度。以此方式，系統防止不良過熱。或者系統可使用時脈閘控(亦即，停止處理器之時脈)來降低處理器之溫度。
功率消耗為當前處理器電源系統設計中之限制因素。系統設計者通常設計處理器電源系統以提供高達處理器可消耗之預定最大功率限制。在處理器製造期間，製造商可進行測試以判定操作於樣本工作負荷功率下之處理器是否超過最大功率限制。製造商可捨棄執行樣本工作負荷之同時超過最大功率限制的處理器。不幸的是，使用真實世界軟體應用之真實世界工作負荷可能超過樣本工作負荷功率限制。為解決此情況，系統可使用人為最太功率工作負荷限制。然而，使用此人為最大功率工作負荷限制可能降低處理器良率或要求系統向處理器提供較多功率。此兩種方法均不良地增加系統成本。
現代資訊處理系統(IHS)通常使用電壓調整器模組(VRM) 來控制電源向IHS之處理器提供的電壓或功率。VRM通常包括控制VRM之輸出電壓的電壓ID(VID)暫存器。VRM向處理器供應取決於VID暫存器儲存之VID值之輸出電壓。以此方式，同一VRM模型可供應具有不同電壓需要之多個處理器。不幸的是，IHS組件(諸如，處理器及電源系統)之值或屬性可隨時間而變化或浮動。在IHS製造商建置IHS時指示VRM輸出特定所要電壓之VID值可能不會在將來產生適當供應電壓。此係歸因於組件隨時間而改變值的傾向。
需要一種解決上述問題之方法及裝置。
因此，在一實施例中，揭示一種用以向處理器提供電源之方法，該處理器包括在半導體基板上之處理器電路。該方法包括藉由電源系統而向該處理器供應電源，其中該處理器電路包括複數個核心。該方法亦包括當該處理器自該電源系統消耗之功率超過預定臨限功率時藉由該電源系統來調節該處理器之至少一核心，從而將該處理器置於功率調節模式下。該方法亦包括藉由該電源系統來判定該處理器中之該處理器電路自該電源系統接收之實際輸出電壓。該方法進一步包括回應於該電源系統之該實際輸出電壓與預期輸出電壓之間的偵測到之差異而藉由該電源系統來隨時間動態地改變該實際輸出電壓。
在另一實施例中，揭示一種處理器系統，其包括一處理器及一電源系統。該處理器包括具有位於半導體基板上之 複數個處理器核心之處理器電路。該電源系統耦接至該處理器並向該處理器供應電源。該電源系統包括一功率控制器，該功率控制器在該處理器消耗大於預定臨限功率之功率時調節該處理器之至少一核心，從而將該處理器置於功率調節模式下。該電源系統亦包括一感應器，該感應器耦接至該處理器電路及該功率控制器。該感應器感應該處理器電路自該電源系統接收之實際輸出電壓。該電源系統亦包括一電壓調整器，該電壓調整器耦接至該功率控制器及該處理器。該電壓調整器回應於該功率控制器在該電壓調整器之該實際輸出電壓與預期輸出電壓之間偵測到的差異而在該功率控制器之控制下隨時間動態地改變該實際輸出電壓。
圖1展示處理器系統100之方塊圖，該處理器系統100包括一耦接至電源系統110之處理器105。電源系統110包括一向處理器105供應電源之電壓調整器模組(VRM)115。電源系統110亦包括一耦接至處理器105與VRM 115之功率控制器120。在一實施例中，功率控制器120為一執行與處理器105所執行之指令集不同之指令集的微控制器。以此方式，功率控制器120可獨立於處理器105而操作。VRM 115在功率控制器120之控制下向處理器105供應電源。在一實施例中，VRM 115經由電源線125向處理器電源輸入105A供應多相之電源。
處理器105包括諸如多個處理器核心1、2、…、N之處理 器電路，其中N為處理器核心之總數。每一處理器核心亦包括各自之指令管線(未圖示)。每一處理器核心亦包括控制將指令調度於核心之管線中之速率的調度控制電路。舉例而言，處理器核心1包括一調度控制電路1D，處理器核心2包括一調度控制電路2D等等，直至包括一調度控制電路ND之處理器核心N。處理器核心1、2、…、N經由控制匯流排130耦接至功率控制器120，以使功率控制器120能夠控制各自之處理器核心之指令調度速率。更具體言之，調度控制電路1D、2D、…、ND中之每一者經由控制匯流排130耦接至功率控制器120。功率控制器120判定處理器105消耗之瞬時功率，且若此功率超過預定臨限功率位準，則功率控制器120可指示調度控制電路1D、2D、…、ND中之一或多者調節或降低其各自之處理器核心1、2、…、N調度用於執行之指令的速度。以此方式減慢調度速率降低經調節之處理器核心消耗之功率，且因此降低處理器105消耗之總功率。以此方式調節調度速率不僅包括藉由調度控制電路來降低調度速率，也包括藉由調度控制電路來時脈閘控，以使得各自之處理器核心在某一量之時間內停止執行指令。
處理器105包括一在處理器105所在之同一半導體晶粒或基板140上之熱感應器135。一A/D轉換器145耦接於熱感應器135與功率控制器溫度輸入端120A之間以連續地向功率控制器120通知處理器105當前呈現之溫度。
處理器105包括一供應感應電壓V SENSE之電壓感應輸 出端105B，該感應電壓VSENSE對應於處理器105之內部電路由於VRM 115供應至處理器105之功率而遭遇的供應電壓。換言之，VSENSE為處理器105之內部電路在考慮VRM 115之供應與處理器105之間的IR電壓降落情況下於晶粒級處遭遇的電壓。處理器105之電壓感應輸出端105B耦接至VRM 115以向VRM 115通知處理器105遭遇的當前內部供應電壓(即，VSENSE電壓)。電容器150耦接於電壓感應輸出端105B與接地之間。A/D轉換器155耦接於電壓感應輸出端105B與功率控制器電壓輸入端120B之間以向功率控制器120通知處理器105當前呈現之瞬時內部供應電壓VSENSE。
VRM 115包括一經由電流感應器160及A/D轉換器165而耦接至功率控制器120之電流輸入端120C的電流輸出端115A。以此方式，A/D轉換器165連續地向功率控制器120通知處理器105經由電源線125而自VRM 115汲取之瞬時電流。
因此A/D轉換器145、155及165分別向功率控制器輸入端120A、120B及120C供應處理器晶粒溫度資訊、處理器電壓資訊及處理器電流資訊。此溫度資訊、電壓資訊及電流資訊可隨時間而變化。功率控制器120藉由在不同時間點將電壓資訊與電流資訊相乘來動態地判定由處理器105自VRM 115汲取之瞬時功率。在一實施例中，該等時間點為週期性的。在另一實施例中，該等時間點為非週期性或不定期的。若功率控制器120判定處理器105消耗之功率超過 預定功率位準，則功率控制器120可採取若干不同措施來減少功率消耗。在一實施例中，功率控制器120可指示核心1、2、…、N中之一或多者減慢其各自之管線中之指令的執行。舉例而言，功率控制器120可將控制信號發送至處理器核心1之調度控制電路1D以降低指令調度之速率。若功率控制器120判定由處理器105汲取之功率仍超過預定功率臨限值，則功率控制器120可指示處理器核心中之另一者(例如，處理器核心2)降低其指令調度速率。功率控制器120重複監視由處理器105汲取之功率。一旦由處理器105汲取之功率降低至預定臨限功率以下，功率控制器120即可指示各自之核心之調度控制器增加其調度速率。以此方式，功率控制器120管理由處理器105在其執行指令時汲取之功率，若非如此，該功率將產生超過預定所要功率位準之強大處理器活動性。
在另一實施例中，當處理器105汲取之功率超過預定臨限值時，功率控制器120可指示處理器核心1、2、…、N中之一或多者開始時脈閘控。舉例而言，功率控制器120可經由控制匯流排130而將信號發送至調度控制電路1D以指示調度控制電路1D開始時脈閘控。在此情形下，調度控制電路1D時脈閘控或關閉傳至處理器核心1之管線(未圖示)中之一或多級的時脈信號。此措施使處理器105汲取之功率降低。若處理器105汲取之功率仍不小於預定臨限功率位準，則功率控制器120可指示另一處理器核心進行時脈閘控。舉例而言，功率控制器120可指示處理器核心2之調 度控制電路2D開始時脈閘控。在此情形下，調度控制電路2D使指令至處理器核心2之管線的發送停止。結合此等時脈閘控措施，功率控制器120亦可指示其他處理器核心降低傳至其各自之管線之指令的調度速率，從而減小處理器105自VRM 115汲取之功率。一旦處理器105之功率汲取返回至小於預定臨限功率位準之值，功率控制器120可指示處理器核心中之一或多者停止時脈閘控或增加其各自之調度速率。
儘管系統100可如上所示而進行功率調節，但系統100亦可對處理器105進行熱調節。A/D轉換器145連續地向功率控制器120之輸入端120A提供半導體晶粒140之瞬時溫度。若處理器105之溫度超過預定臨限溫度，則功率控制器120可指示處理器核心1、2、…、N中之一或多者開始指令調度速率降低或時脈閘控。當處理器105充分冷卻以至於其溫度不再超過預定臨限溫度時，功率控制器120可接著指示處理器核心中之一或多者停止指令調度速率降低及/或時脈閘控。
當功率控制器120起始功率調節或熱調節時，此調節措施使處理器105退出其正常全功率模式並進入處理器105自VRM 115汲取較少功率之調節模式。當功率控制器120不起始功率調節或熱調節時，處理器105在正常全功率模式下操作。處理器105亦有可能進入諸如睡眠狀態或休止狀態之低功率狀態。
電壓調整器模組(VRM)115為包括一電壓識別(VID)暫存 器170之穩壓電源。VRM 115在主輸出端115B處提供可變之調節之DC供應電壓。VRM 115之輸出電壓直接隨VID暫存器170儲存之特定VID值而變化。在一代表性實施例中，VID暫存器170儲存判定VRM輸出電壓之5位元VID值。少於或多於5個之位元可取決於特定應用而用作VID。在處理器系統100中，功率控制器120包括一耦接至VID匯流排175之輸出端120D。VID匯流排175將功率控制器輸出端120D耦接至VRM 115之VID暫存器170。以此方式，功率控制器120向控制VRM 115在主輸出端115B處產生之輸出電壓的VID暫存器170供應5位元VID值。來自功率控制器120之不同VID值在VRM主輸出端115B處產生不同輸出電壓值。
在一實施例中，功率控制器120隨時間而動態地調整VID匯流排175上之VID的值以增加VRM 115向處理器105供應之輸出電壓的準確度。當功率控制器120使處理器105進入調節模式時或當處理器105在全功率模式下操作時，在該兩種狀況下，功率控制器120亦可增大或減小VRM115向處理器105供應之電壓以較精確地與VID指示之電壓相匹配。功率控制器120可存取來自A/D 155之準確電壓讀數及來自A/D 160之準確電流讀數。因此，功率控制器120可準確地量測處理器105遭遇的VRM 115實際電壓並基於所量測之電流及負載線來判定VRM 115之預期電壓。藉由此資訊，功率控制器120調整VID匯流排175上之VID以抵消電路組件及所得電壓隨時間而浮動的趨勢。換言之，在給出來自A/D 155之實際電壓資訊及來自A/D 165之實際電 流資訊的情況下，功率控制器120獲知處理器105在晶粒級處遭遇的實際電壓並進一步獲知處理器105消耗之功率。功率控制器120亦獲知其供應至VRM之VID暫存器170的VID值，該VID值產生處理器105遭遇的實際電壓。此VID值對應於VRM 115產生之預期電壓。功率控制器120隨時間而改變VID值以改變處理器105遭遇的實際電壓使其大致等於或較緊密地接近於設計者規定的原始預期VRM輸出電壓。
在一方法中，設計者規定VRM 115之原始預期輸出電壓並設定功率控制器120在VID匯流排175上產生之VID值以指示VRM 115產生此原始預期輸出電壓。功率控制器120使用A/D轉換器155來量測處理器105遭遇的實際電壓。處理器105遭遇的實際電壓可歸因於電路組件及所得電壓隨時間而浮動之趨勢而隨時間改變。功率控制器120改變VID以改變預期輸出電壓並相應地改變處理器105遭遇的實際輸出電壓以補償實際輸出電壓隨時間之變化。以此方式，功率控制器120使處理器105實際遭遇的電壓較緊密地接近於VID指示之電壓。
在一代表性實施例中，VRM 115在輸出端115B處產生可在0.8伏特至1.4伏特之全部範圍內變化的輸出電壓。在代表性VRM 115之狀況下，一旦VRM輸出電壓由特定VID設定，實際輸出電壓即準確地處於程式化之輸出電壓加或減20mV之範圍內。在0.8伏特至1.4伏特之全部範圍內，VID為可變的，以在一狀況下以12.5mV階躍或在另一狀況下 以6.25mV階躍來改變輸出電壓。取決於特定應用，亦可能存在其他電壓範圍及其他電壓階躍大小。儘管在製造之後不久特定VID指示VRM產生之電壓可能非常準確，處理器105於內部遭遇的實際電壓(即，V SENSE)可能隨時間(諸如，若干天、星期、月或年)改變並浮動。所揭示之方法使功率控制器能夠週期性地或不定期地監視內部處理器電壓，且當該電壓過低時加入一或多個電壓階躍，或當該電壓過高時減去一或多個電壓階躍。以此方式，電源系統110提供處理器電壓隨時間之動態校正。
圖2為描繪上述調節方法之一實施例的流程圖。操作開始於系統100在區塊200處初始化時。更特定言之，處理器105及功率控制器120在區塊200中初始化，其中每一器件執行不同指令集。按照區塊205，功率控制器120自A/D轉換器155讀取瞬時電壓V，且進一步自A/D轉換器165讀取瞬時電流I。按照區塊210，功率控制器120藉由將瞬時電壓與瞬時電流相乘而判定處理器105當前消耗之瞬時功率。此時，處理器105以無功率或熱調節之全功率模式操作。處理器105亦可能在諸如睡眠狀態或休止狀態之低功率狀態下操作。
按照測試區塊215，功率控制器120進行測試以判定當前瞬時功率是否大於預定臨限功率值。舉例而言，該預定臨限功率值可等於最大功率減去德耳塔值(MAX-DELTA)。最大功率為代表處理器105可安全地操作之最高功率位準的功率值。德耳塔值為可經選擇以判定調節開始之觸發點 的任意差。若區塊215之測試判定當前瞬時功率不大於預定臨限功率值，則處理器105不進入調節模式。實際情況是，在此等情形下，按照圖2之區塊220，系統100執行圖3中所示之動態電壓校正(DVC)方法。在執行圖3之方法後，處理流程返回至圖2之方法且功率控制器120再次在區塊205處讀取瞬時電壓及電流值。按照區塊210，功率控制器120再次判定處理器105消耗之當前瞬時功率。若瞬時功率現超過預定臨限功率值，則按照區塊225，處理器105藉由啟用調節而進入調節模式。
舉例而言，按照區塊230，處理器105可藉由判定處理器105自當前瞬時電壓及電流值汲取之當前瞬時功率而進入功率調節模式。在實際實務中，功率控制器105可讀取並使用區塊210判定之功率。在此功率調節模式下，功率控制器120採取措施以減少處理器105消耗之功率量直至該功率小於預定臨限功率值為止。為減少功率消耗，按照區塊235，功率控制器120選擇一或多個處理器核心1、2、…、N以進行功率調節。舉例而言，功率控制器120可選擇處理器核心1來調節。按照調整節流閥區塊240，功率控制器120接著藉由指示處理器核心1中之調度控制單元1D降低處理器核心1中之指令調度速率而調整處理器核心1之節流閥。按照測試區塊245，功率控制器120接著進行測試以判定處理器105現汲取之功率是否小於預定臨限功率值。若處理器105汲取之功率仍不小於預定臨限功率值，則功率控制器120可較積極地調節處理器核心1及/或調節其他處 理器核心。此外，為降低處理器功率消耗，功率控制器120可時脈閘控該等處理器核心中之一或多者，從而瞬間停止此等核心中之指令流。在此等額外功率調節活動之後，按照決策區塊245，功率控制器120再次進行測試以判定由處理器105汲取之當前功率是否小於預定臨限功率值。若功率控制器120現發現所汲取之功率小於預定臨限功率值，則按照區塊250，功率控制器120而停用調節，且處理流程倒退繼續至讀取電壓與讀取電流區塊205。
在一實施例中，當在調節模式下時，功率控制器120可進行除功率調節外或替代功率調節之熱調節。功率控制器120監視熱感應器135及A/D轉換器145提供之處理器105的瞬時溫度。換言之，功率控制器120除讀取處理器105當前消耗之功率外亦讀取處理器105之溫度。若處理器105之溫度高於預定臨限溫度值及/或處理器105當前消耗之功率大於預定臨限功率值，則功率控制器120調整一或多個處理器核心1、2、…、N之調節，如上文關於調整節流閥區塊240所述。功率控制器120接著進行測試以判定瞬時溫度現是否低於預定臨限溫度值，且若如此，則處理流程經由停用節流閥區塊250而倒退繼續至讀取區塊205。
在一實施例中，當功率控制器120按照區塊240而調整功率節流閥且所得瞬時功率不小於預定臨限功率值時，功率控制器120在處理流程倒退繼續至讀取功率區塊230之前按照區塊255而進行圖3之動態電壓校正方法。
圖3為描繪校正處理器供應電壓隨時間之不當浮動及變 化的動態電壓校正方法之一實施例的流程圖。在一實施例中，當功率控制器120遇到圖2流程圖之執行DVC區塊220或255時，功率控制器120執行動態電壓校正方法。返回至圖3流程圖，動態電壓校正方法開始於起始區塊300。功率控制器120隨時間而週期性地或不定期地執行動態電壓校正。按照區塊305，功率控制器120進行測試以判定現在是否為執行此校正方法之時間。舉例而言，區塊305進行測試以判定時間T當前是否等於測試時間。若時間T不等於測試時間，則按照區塊310，功率控制器120使時間T遞增，且處理流程經由返回區塊315而返回至圖2之調節方法的DVC區塊220或DVC區塊255。
按照測試區塊325，功率控制器120進行測試以判定其應進入動態電壓校正(DVC)模式1還是動態電壓校正(DVC)模式2。功率控制器120在系統100當前在全功率模式或調節模式下操作時選擇DVC模式1。然而，功率控制器120在處理器105當前在諸如睡眠狀態或休止狀態之極低功率狀態下操作時選擇DVC模式2。在此睡眠或休止狀態下，處理器105不再積極執行可正確地在較低電壓設定下操作進而進一步提供功率節省之應用程式碼，而是等待使用者或其他事件喚醒系統並將其恢復至全功率模式或調節模式。當處理器105處於全功率模式或調節模式下時，其仍可執行應用軟體，但在調節模式下以較慢速率執行。然而，在一實施例中，當處於睡眠或休止狀態下時，處理器105不執行應用程式碼。因此，取決於處理器105當前處於全功率/ 調節模式還是極低功率狀態(諸如，睡眠或休止狀態)下來判定決策區塊325分別選擇DVC模式1還是DVC模式2之路徑。
若處理器105處於全功率模式或調節模式下，則按照區塊330，功率控制器120比較其自A/D轉換器155讀取之實際電壓(AV)與其預期自A/D轉換器155讀取之預期電壓(EV)。預期電壓(EV)為功率控制器120指示VRM 115發送至處理器105之電壓，即，對應於功率控制器120發送至VRM 115之VID的電壓。若測試區塊335判定實際電壓(AV)等於預期電壓(EV)，則處理流程經由返回區塊340而返回至圖2流程圖之DVC方法區塊220或DVC方法區塊255。然而，若決策區塊335判定實際電壓(AV)不等於預期電壓(EV)，則功率控制器按照區塊345而藉由增大或減小VID來採取校正措施以分別校正處理器之電壓低或高出的量。在實際實務中，功率控制器120藉由將經校正之VID寫入VRM 115之VID暫存器170中來執行此校正。VRM 115設定可能電壓調整之粒度。在一實施例中，VRM 115可以諸如6.25mV或12.5mV階躍的階躍來調整其輸出電壓。對於值得進行之預期輸出電壓之此電壓調整而言，實際輸出電壓之電壓浮動量應為階躍大小之至少一半。在校正供應電壓之後，功率控制器120按照區塊350而將時間T設定於零，使得下一次執行圖3之方法時功率控制器可再次進行檢查以判定是否在其再次執行DVC方法之前經過足夠量之時間。時間計數T在功率控制器120不執行圖3之DVC方法之時繼續增加，使 得功率控制器隨時間而執行連續DVC測試。DVC方法接著完成且處理流程經由返回區塊355而繼續至圖2流程圖之DVC方法區塊220或DVC方法區塊255。
若測試區塊325判定處理器105當前處於諸如睡眠狀態或休止狀態之極低功率狀態下，則功率控制器120進入動態電壓校正模式2以降低VRM 115向處理器105供應之電壓以獲得較大效率。按照區塊370，功率控制器120比較其自A/D轉換器155讀取之實際電壓(AV)與其預期自A/D轉換器155讀取之預期電壓(EV)。若測試區塊375判定實際電壓(AV)等於預期電壓(EV)，則處理流程經由返回區塊380而返回至圖2流程圖之DVC方法區塊220或DVC方法區塊255。然而，若決策區塊375判定實際電壓(AV)不等於預期電壓(EV)，則按照區塊385，功率控制器120減小VID以降低VRM 115向處理器105供應之電壓。在包括較低頻率操作及/或降低之功能的功率管理模式下，系統100電路可成功地在低於全功率操作所需之電壓的電壓下操作。此允許在進入功率管理狀態之後將VRM 115程式化至暫存器170處之較低VID設定。所得電壓降低可取決於系統支援的頻率或功能降低量而較為顯著。在一實施例中，電壓降低可為一個VID階躍或高達數百毫伏之若干VID階躍。功率控制器120藉由將經校正之VID寫入VRM 115之ID暫存器170中來執行此校正。
圖4為在x軸上描繪電流且在y軸上描繪VSENSE電壓的VRM 115之負載線。在一實施例中，VRM 115為在最大功 率點處下降至最低輸出電壓的負載線調整器型VRM。此組態之益處在於若處理器105將突發功率需求置於VRM 115上，則解耦電容器(位於VRM中，但未圖示)儲存之電壓歸因於已使負載線處於高而較高且因此在VRM可作出反應之前存在可用以供應突發電流需求之較多儲存能量。此藉由限制系統100之其他電路所需之解耦量而允許減少VRM功率供應之下降並產生可能的成本降低。
當設計者實施具有諸如圖4中之負載線之負載線的VRM 115時，VRM 115將基於VID暫存器170之VID設定及115A處之內部電流量測而提供輸出電壓。對於具有如圖4中所示之1毫歐負載線之VRM 115而言，105B處之電壓VSENSE等於具有負容差(以安培為單位而量測之電流×.001V)的VID設定電壓。
理想VRM 115將提供VSENSE讀數EV=(I×LL)+CENTER VID，其中EV為VRM 115提供之預期電壓，I為VRM 115提供之所量測之電流且LL為以伏特為單位之負載線。藉由分別自A/D轉換器165及155獲得實際電流及電壓量測，VRM115之實際效能為可量測的且可與預期理想效能相比。此等量測判定是否需要VID設定之進一步調整以改良處理器105遭遇的VSENSE電壓之準確度。
圖5為類似於圖1之處理器系統100之處理器系統500的方塊圖，不同之處在於，在圖5之處理器系統500中，半導體晶粒或基板540為在上面包括處理器105與功率控制器120之積體電路。圖5之功率控制器120在處理器105與功率控 制器120執行程式碼之不同指令集的意義上仍獨立於處理器105。若處理器105部分或完全斷電，則功率控制器120仍在操作以監視功率及熱條件。功率控制器120與A/D轉換器145、155及165合作以分別準確量測半導體晶粒540上之熱條件、處理器105於內部遭遇的電壓及處理器150汲取的電流。
圖6展示使用一使用所揭示之功率控制技術之處理器-處理器電源系統100，500的資訊處理系統(IHS)600。在一實施例中，處理器-處理器電源系統100，500使用異質處理器，即，包括具有第一指令集之至少一通用處理器單元及具有不同於該通用處理器之架構及指令集的架構及指令集之至少一其他處理器單元的處理器。舉例而言，該其他處理器可為特別處理器單元或專用處理器。處理器-處理器電源系統100或500經由匯流排615而耦接至記憶體系統610。匯流排615又將處理器-處理器電源系統100，500耦接至視訊圖形控制器620。顯示器625耦接至視訊圖形控制器620。非揮發性儲存器630(諸如，硬碟機、CD機、DVD機或其他非揮發性儲存器)耦接至匯流排615以向IHS 600提供資訊之永久儲存。作業系統635載入於記憶體610中以支配IHS 600之操作。I/O器件640(諸如，鍵盤及滑鼠指標器件)耦接至匯流排615。一或多個擴充匯流排645(諸如，USB、IEEE 1394匯流排、ATA、SATA、PCI、PCIE及其他匯流排)耦接至匯流排615以促進周邊裝置及器件至IHS 600之連接。網路配接器650耦接至匯流排615以使IHS 600 能夠有線或無線地連接至網路及其他資訊處理系統。儘管圖6展示一個使用處理器-處理器電源系統100，500之IHS，但IHS可採用許多形式。舉例而言，IHS 600可採用桌上型、伺服器、攜帶型、膝上型、筆記型或其他外形尺寸之電腦或資料處理系統之形式。IHS 600可採用諸如個人數位助理(PDA)、遊戲器件、攜帶型電話器件、通信器件或包括處理器及記憶體之其他器件的外形尺寸。
上述內容揭示一種用於處理器之功率控制系統，該功率控制系統在多個模式下操作以節省功率並確保處理器之可靠操作。
鑒於本發明之此描述，本發明之修改及替代實施例對於熟習此項技術者而言將顯而易見。相應地，此描述向熟習此項技術者教示進行本發明之方式且意欲僅被視作說明性的。所展示並描述之本發明之形式構成本發明實施例。熟習此項技術者可進行零件之形狀、大小及配置的各種改變。舉例而言，熟習此項技術者可以等效元件替代本文所說明並描述之元件。此外，在不脫離本發明之範疇之情況下，熟習此項技術者在受益於本發明之此描述後可獨立於其他特徵之使用而使用本發明之某些特徵。
1、2、…、N‧‧‧處理器核心
1D、2D、…、ND‧‧‧調度控制電路
100‧‧‧處理器系統
105‧‧‧處理器
105A‧‧‧處理器電源輸入端
105B‧‧‧電壓感應輸出端
110‧‧‧電源系統
115‧‧‧電壓調整器模組
115A‧‧‧電流輸出端
115B‧‧‧主輸出端
120‧‧‧功率控制器
120A‧‧‧功率控制器溫度輸入端
120B‧‧‧功率控制器電壓輸入端
120C‧‧‧電流輸入端
120D‧‧‧輸出端
125‧‧‧電源線
130‧‧‧控制匯流排
135‧‧‧熱感應器
140‧‧‧半導體晶粒
145‧‧‧A/D轉換器
150‧‧‧處理器
155‧‧‧A/D轉換器
160‧‧‧電流感應器
165‧‧‧A/D轉換器
170‧‧‧電壓識别(VID)暫存器
175‧‧‧VID匯流排
500‧‧‧處理器系統
540‧‧‧半導體晶粒
600‧‧‧資訊處理系統
610‧‧‧記憶體系統
615‧‧‧匯流排
620‧‧‧視訊圖形控制器
625‧‧‧顯示器
630‧‧‧非揮發性儲存器
635‧‧‧作業系統
640‧‧‧I/O器件
645‧‧‧擴充匯流排
650‧‧‧網路配接器
V SENSE‧‧‧感應電壓
圖1展示所揭示之處理器系統之方塊圖。
圖2為展示用以在全功率模式及調節模式下操作所揭示之處理器系統之方法的流程圖。
圖3為展示用以在動態電壓校正模式下操作所揭示之處 理器系統之方法的流程圖。
圖4為所揭示之處理器系統之代表性負載線。
圖5為在共同半導體晶粒上包括處理器與功率控制器的所揭示之處理器系統之另一實施例的方塊圖。
圖6為使用所揭示之處理器系統之資訊處理系統(IHS)。

Claims (20)

  1. 一種向一處理器提供電源之方法，該處理器包括在一半導體基板上之處理器電路，該方法包含：藉由一電源系統向該處理器供應電源，其中該處理器電路包括複數個核心；當該處理器自該電源系統消耗之功率超過一預定臨限功率時，藉由該電源系統來調節該處理器之至少一核心，從而將該處理器置於一功率調節模式下；藉由該電源系統來判定該處理器中之該處理器電路自該電源系統接收之一實際輸出電壓；及回應於該電源系統之該實際輸出電壓與一預期輸出電壓之間之一偵測到的差異，藉由該電源系統來隨時間動態地改變該實際輸出電壓。
  2. 如請求項1之方法，進一步包含：藉由該電源系統來產生一控制該預期輸出電壓之輸出電壓識別信號。
  3. 如請求項2之方法，其中該改變步驟包含：當該實際輸出電壓低於該預期輸出電壓時，藉由該電源系統來改變該輸出電壓識別信號以增加該實際輸出電壓。
  4. 如請求項2之方法，其中該改變步驟包含：當該實際輸出電壓高於該預期輸出電壓時，藉由該電源系統來改變該輸出電壓識別信號以降低該實際輸出電壓。
  5. 如請求項1之方法，其中該調節步驟包含：藉由該電源系統來降低該等核心中之至少一者調度指令的速率。
  6. 如請求項1之方法，其中該調節步驟包含：藉由該電源 系統來時脈閘控該等核心中之至少一者。
  7. 如請求項1之方法，進一步包含：當該處理器自該電源系統消耗之該功率不超過該預定臨限功率時，使該處理器以一全功率模式操作。
  8. 如請求項1之方法，其中該電源系統在該處理器進入一睡眠狀態及一休止狀態中之一者時，執行該改變步驟以降低該實際輸出電壓。
  9. 一種處理器系統，其包含：一處理器，其包括具有位於一半導體基板上之複數個核心之處理器電路；一耦接至該處理器之電源系統，其向該處理器供應電源，該電源系統包括：一功率控制器，其在該處理器消耗大於一預定臨限功率之功率時調節該處理器之至少一核心，從而將該處理器置於一功率調節模式下；一耦接至該處理器電路及該功率控制器之感應器，其感應該處理器電路自該電源系統接收到的實際輸出電壓；及一耦接至該功率控制器及該處理器之電壓調整器，其回應於該功率控制器在該電壓調整器之該實際輸出電壓與一預期輸出電壓之間偵測到的差異，而在該功率控制器之控制下隨時間動態地改變該實際輸出電壓。
  10. 如請求項9之處理器系統，其中該功率控制器產生一對 應於該預期輸出電壓之輸出電壓識別信號。
  11. 如請求項10之處理器系統，其中該功率控制器在該實際輸出電壓低於該預期輸出電壓時，改變該輸出電壓識別信號以增加該實際輸出電壓。
  12. 如請求項10之處理器系統，其中該功率控制器在該實際輸出電壓高於該預期輸出電壓時，改變該輸出電壓識別信號以降低該實際輸出電壓。
  13. 如請求項9之處理器系統，其中該功率控制器藉由降低該等核心中之至少一者調度指令的速率來調節該處理器。
  14. 如請求項9之處理器系統，其中該功率控制器藉由時脈閘控該等核心中之至少一者來調節該處理器。
  15. 如請求項9之處理器系統，其中該功率控制器在該處理器自該電源系統消耗之該功率不超過該預定臨限功率時，允許該處理器以一全功率模式操作。
  16. 如請求項9之處理器系統，其中該功率控制器在該處理器進入一睡眠狀態及一休止狀態中之一者時，指示該電壓調整器降低該實際輸出電壓。
  17. 一種資訊處理系統(IHS)，其包含：一處理器，其包括具有位於一半導體基板上之複數個核心之處理器電路；一記憶體，其耦接至該處理器；及一耦接至該處理器之電源系統，其向該處理器供應電源，該電源系統包括： 一功率控制器，其在該處理器消耗大於一預定臨限功率之功率時調節該處理器之至少一核心，從而將該處理器置於一功率調節模式下；一耦接至該處理器電路及該功率控制器之感應器，其感應該處理器電路自該電源系統接收到的實際輸出電壓；及一耦接至該功率控制器及該處理器之電壓調整器，其回應於該功率控制器在該電壓調整器之該實際輸出電壓與一預期輸出電壓之間偵測到的差異，而在該功率控制器之控制下隨時間動態地改變該實際輸出電壓。
  18. 如請求項17之IHS，其中該功率控制器產生一對應於該預期輸出電壓之輸出電壓識別信號。
  19. 如請求項18之IHS，其中該功率控制器在該實際輸出電壓低於該預期輸出電壓時，改變該輸出電壓識別信號以增加該實際輸出電壓。
  20. 如請求項18之IHS，其中該功率控制器在該實際輸出電壓高於該預期輸出電壓時，改變該輸出電壓識別信號以降低該實際輸出電壓。
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