TWI398847B - 掃描信號線驅動電路及顯示裝置 - Google Patents

掃描信號線驅動電路及顯示裝置 Download PDF

Info

Publication number
TWI398847B
TWI398847B TW097140197A TW97140197A TWI398847B TW I398847 B TWI398847 B TW I398847B TW 097140197 A TW097140197 A TW 097140197A TW 97140197 A TW97140197 A TW 97140197A TW I398847 B TWI398847 B TW I398847B
Authority
TW
Taiwan
Prior art keywords
flip
shift
shift register
signal
pull
Prior art date
Application number
TW097140197A
Other languages
English (en)
Other versions
TW200933587A (en
Inventor
Toshio Watanabe
Original Assignee
Sharp Kk
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Kk filed Critical Sharp Kk
Publication of TW200933587A publication Critical patent/TW200933587A/zh
Application granted granted Critical
Publication of TWI398847B publication Critical patent/TWI398847B/zh

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0233—Improving the luminance or brightness uniformity across the screen
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/06—Handling electromagnetic interferences [EMI], covering emitted as well as received electromagnetic radiation

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Liquid Crystal (AREA)

Description

掃描信號線驅動電路及顯示裝置
本發明係關於一種將掃描信號賦予至顯示畫面之掃描信號線之掃描信號線驅動電路、及使用該掃描信號線驅動電路之顯示裝置。
近年來，大量的電子機器或電氣機器、無線機器等之電磁波產生源變得存在於身旁附近。來自該等電磁波產生源之電磁波有可能會對周圍之電磁環境產生各種影響，又，作為電磁波產生源之電子機器等自身亦有可能受到來自其他電磁波產生源之電磁波的影響。因此，對於電子機器等而言，必需使電磁波不會釋放至機器之外部，且必需具有對於周圍之電磁環境之耐受性。
業已制定相對於此種電子機器等之電磁波的評估規格，尤其是作為模擬靜電放電之規格，有IEC61000-4-2。而且，與IEC61000-4-2規格相對應之試驗係藉由稱作ESD(Electrostatic discharge，靜電放電)槍之脈衝產生裝置而進行。針對液晶顯示器等之顯示裝置，如上所述亦藉由ESD槍而模擬靜電放電並進行試驗，從而確認對顯示有無影響。
又，亦已提出一種提高對於電子機器等之電磁波之耐受性的技術(例如，專利文獻1)。
圖12係表示專利文獻1中所揭示之半導體晶片91之構成。於半導體晶片91之外周部設置有複數個周緣部墊92，且藉由導線93而連接於外部。進而，於半導體晶片91之上述周緣墊92以外之晶片面上，以直線狀且格子狀地均一設置有複數個中央部墊94。上述中央部墊94彼此之間係藉由導線95而連續地打線接合連接著。
藉由設為上述構成，可使因配線電阻而產生之電壓降減小，減小配線之電位梯度，從而可防止因電源雜訊而引起之誤動作等。
[專利文獻1]
日本公開專利公報「日本專利特開2005-85829號公報(公開日：2005年3月31日)」
然而，上述先前之構成中，雖然對於使位準變動至Low側之雜訊之耐受性稍有提高，但當接收到使位準變動至High側之雜訊時，會產生容易發生誤動作之問題。尤其於TFT(Thin Film Transistor，薄膜電晶體)液晶面板等之顯示裝置中，當藉由使位準變動至High側之雜訊而無意識地使閘極線導通時，有可能會出現如產生橫亮線之顯示異常。以下，將具體地進行說明。
圖13係表示先前之代表性TFT液晶面板101之構造的概略圖。TFT液晶面板101具備玻璃基板102、源極驅動器103及閘極驅動器104。玻璃基板102上形成有TFT107，TFT107之汲極上連接有於像素電極間夾持液晶而成之像素108。又，TFT107之源極上連接有源極線105，該源極線105與源極驅動器103之驅動輸出相連。TFT107之閘極上連接有閘極線106，該閘極線106與閘極驅動器104之驅動輸出相連。
TFT107藉由將閘極線106之信號賦予至閘極而導通，將源極線105之信號賦予至像素108。已賦予至像素108之信號作為與對向電極109間之間的電壓而積蓄於像素108中，藉由該電壓而確定像素108內之液晶之透過位準，從而進行顯示。
圖14係表示閘極驅動器104之構造之電路圖。閘極驅動器104具備移位暫存器110、位準偏移器電路112、輸出緩衝器113及輸出端子114。移位暫存器110由7個D-FF(D-正反器)111構成，來自D-FF111之各輸出Q1~Q7之信號輸入至位準偏移器電路112中，且信號位準經轉換。來自位準偏移器電路112之信號經由輸出緩衝器112而自輸出端子113輸出至閘極線106。
移位暫存器110中，各D-FF111藉由動作時脈CLK而動作，將自輸入IN所輸入之信號以動作時脈CLK之時序而依序向Q1至Q7輸出。閘極驅動器104係以一個輸出與一條閘極線106相對應之方式而安裝，為了進行TFT液晶面板101之顯示，依序對閘極線106進行驅動。
移位暫存器110之輸出Q1至Q7通常為Low，以表示顯示開始之時序而將High脈衝輸入至輸入IN中，依序使High脈衝移位。於移位暫存器110中經移位之High脈衝依序使閘極線106變為High，並將TFT107導通，藉此進行畫面顯示。
此處，如閘極驅動器104般之半導體積體電路係自位於其周邊之電源端子墊供給有電源。由於最近之製程之微細化或晶片尺寸增加之傾向，如專利文獻1之背景技術所述，相對於自電源端子墊至晶片內之主動區域之電源配線的電阻增大至無法忽視之程度，從而成為由電源雜訊引起誤動作之原因。上述配線電阻之影響不僅涉及電源，而且同樣涉及信號配線。
具體而言，當對圖13所示之TFT液晶面板101，進行背景技術中所揭示之模擬靜電放電之試驗時，有時會產生於顯示畫面上出現橫亮線之異常。對顯示異常之原因進行分析後發現，於閘極驅動器104中，在D-FF111之輸出與輸出緩衝器113之輸入側，由於使位準變動至High側之雜訊而引起位準變動，從而無意識地使閘極線106導通，因此顯示中會產生橫亮線。
如此，當移位暫存器110之各輸出之位準藉由雜訊而變動至High側，除了輸出High脈衝之原本之時序以外，閘極驅動器104之輸出成為High狀態時，導致原本不進行顯示之閘極線106導通，從而產生顯示異常。
又，當移位暫存器110之一部分之D-FF111之輸出藉由雜訊而成為High狀態，而下一段之D-FF111之輸入讀入該High位準時，於移位暫存器110中，除了正常移位之High脈衝之外，因雜訊而產生之High脈衝亦會發生移位，從而連續地引起顯示異常。
如此，對於使位準變動至High側之雜訊，如專利文獻1所揭示之構成般，無法藉由降低配線電阻之電壓降來提高雜訊耐受性。
本發明係鑒於上述問題而完成者，其目的在於實現一種對於使位準變動至High側之雜訊之耐受性較高，且不易產生顯示異常之掃描信號線驅動電路及顯示裝置。
為了解決上述問題，本發明之掃描信號線驅動電路具備串級連接有M(M為2以上之整數)個正反器之第1移位暫存器，該第1移位暫存器將自外部輸入之輸入信號與時脈信號同步地依序傳送至後段之正反器，自各正反器之資料輸出端子輸出第1移位脈衝，藉此對顯示畫面之掃描信號線進行驅動，其特徵在於：下拉電阻連接於上述正反器中之至少一個正反器之資料輸出端子。
根據上述構成，第1移位暫存器之M個正反器係藉由依序傳送輸入信號，而輸出用以對掃描信號線進行驅動之第1移位脈衝。此處，下拉電阻係連接於至少一個正反器之資料輸出端子，且當自外部接收到使位準變動至High側之雜訊時，下拉電阻發揮作用以抵消第1移位脈衝向High側之位準變動。藉此，可防止產生由於以無意識之時序，第1移位脈衝成為High而使原本不進行顯示之閘極線導通所引起的顯示異常。因此，可實現如下述之掃描信號線驅動電路之效果，即，該掃描信號線驅動電路對於使位準變動至High側之雜訊之耐受性較高，且不易產生顯示異常。
本發明之掃描信號線驅動電路中，較好的是更具備串級連接有M個正反器之第2移位暫存器與M個邏輯電路，該第2移位暫存器將上述輸入信號之反轉信號與上述時脈信號同步地依序傳送至後段之正反器，並自各正反器之資料輸出端子輸出第2移位脈衝，上拉電阻連接於上述第2移位暫存器之正反器中之至少一個正反器之資料輸出端子，上述邏輯電路分別將來自上述第1移位暫存器之第N(N為1以上M以下之整數)段之正反器之第1移位脈衝、與來自上述第2移位暫存器之第N段之正反器之第2移位脈衝之反轉脈衝的邏輯和，作為第3移位脈衝而輸出，藉由該第3移位脈衝而對上述掃描信號線進行驅動。
根據上述構成，除了第1移位暫存器外，進而設置有第2移位暫存器。構成第2移位暫存器之正反器係與第1移位暫存器相反地依序傳送輸入信號之反轉信號，並輸出第2移位脈衝。此處，上拉電阻連接於第2移位暫存器之至少一個正反器之資料輸出端子，當自外部接收到使位準變動至Low側之雜訊之情形時，上拉電阻發揮作用以抵消第2移位脈衝向Low側之位準變動。
進而，邏輯電路取得來自第1移位暫存器及第2移位暫存器中之同一段之正反器的第1移位脈衝及第2移位脈衝之反轉脈衝的，並將該邏輯和作為第3移位脈衝而輸出，對掃描信號線進行驅動。藉此，即便由於使位準變動至Low側之雜訊，第1移位暫存器之移位中斷且使第1移位脈衝消失，第2移位脈衝之反轉脈衝亦能作為第3移位脈衝而輸出。此處，第2移位脈衝係藉由使輸入信號之反轉信號移位而輸出，因此，第2移位脈衝之反轉脈衝之波形與正常移位時之第1移位脈衝的波形相同。因此，即便當自外部接收到使位準變動至Low側之雜訊而使第1移位脈衝消失時，只要第2移位脈衝不消失，則第3移位脈衝之波形與正常移位時之第1移位脈衝之波形相同。
如上所述，由於第2移位脈衝相對於使位準變動至Low側之雜訊不易發生位準變動，故而第3移位脈衝不僅相對於使位準變動至High側之雜訊不易發生位準變動，而且相對於使位準變動至Low側之雜訊亦不易發生位準變動。因此，可實現對於使位準變動至High側之雜訊及使位準變動至Low側之雜訊之雙方耐受性均較高的掃描信號線驅動電路。
為了解決上述問題，本發明之掃描信號線驅動電路具備串級連接有M(M為2以上之整數)個正反器之第1移位暫存器，該第1移位暫存器將自外部輸入之輸入信號與時脈信號同步地依序傳送至後段之正反器，並自各正反器之資料輸出端子輸出第1移位脈衝，藉此對顯示畫面之掃描信號線進行驅動，其特徵在於：
上述正反器中之至少一個正反器具備構成該正反器之資料輸入端子之第1傳輸閘極、第1反相器、第2傳輸閘極、第2反相器及構成資料輸出端子之第1緩衝電路，上述資料輸入端子、第1傳輸閘極、第1反相器、第2傳輸閘極、第2反相器及第1緩衝電路依此順序連接，於上述第1反相器與上述第2傳輸閘極之間的第1連接點處設置有第1上拉電阻，於上述第2反相器與上述第1緩衝電路之間的第2連接點處設置有第1下拉電阻。
根據上述構成，第1移位暫存器之M個正反器依序傳送輸入信號，藉此輸出用以驅動掃描信號線之第1移位脈衝。此處，於至少一個正反器中，於第1反相器與第2傳輸閘極之間的第1連接點處設置第1上拉電阻，於第2反相器與第1緩衝電路之間的第2連接點處設置第1下拉電阻，因此，可提高正反器內部之相對於使位準變動至High側之雜訊之耐受性。因此，第1移位脈衝即便接收到使位準變動至High側之雜訊，亦不易發生位準變動。藉此，可防止產生由於以無意識之時序，第1移位脈衝成為High而使原本不進行顯示之閘極線導通所引起之顯示異常。因此，產生可實現如下掃描信號線驅動電路之效果，該掃描信號線驅動電路對於使位準變動至High側之雜訊之耐受性較高，且不易產生顯示異常。
本發明之掃描信號線驅動電路中，上述第1上拉電阻亦可代替設置於上述第1連接點，而設置於上述第2傳輸閘極與上述第2反相器之間的第3連接點處，上述第1下拉電阻亦可代替設置於上述第2連接點處，而設置於上述第1傳輸閘極與上述第1反相器之間的第4連接點處。
根據上述構成，第1上拉電阻設置於第2傳輸閘極與第2反相器之間的第3連接點處，第1下拉電阻設置於第1傳輸閘極與第1反相器之間的第4連接點處，因此可提高正反器內部之相對於使位準變動至High側之雜訊之耐受性。因此，第1移位脈衝即便接收到使位準變動至High側之雜訊，亦不易發生位準變動。
本發明之掃描信號線驅動電路中，上述第1反相器亦可由輸出高位準之信號之第1電晶體、與輸出低位準之信號之第2電晶體所構成，上述第2反相器亦可由輸出高位準之信號之第3電晶體、與輸出低位準之信號之第4電晶體所構成，亦可代替設置上述第1上拉電阻及第1下拉電阻，而將上述第1電晶體之驅動能力設定得高於上述第2電晶體之驅動能力，且亦可將上述第4電晶體之驅動能力設定得高於上述第3電晶體之驅動能力。
根據上述構成，由於第1反相器之輸出高位準之信號之第1電晶體的驅動能力，高於輸出低位準之信號之第2電晶體，故而成為與將上拉電阻設置於第1反相器與第2傳輸閘極之間之第1連接點處的情形相同之狀態。又，由於第2反相器之輸出低位準之信號之第4電晶體的驅動能力，高於輸出高位準之信號之第3電晶體，故而成為與將下拉電阻設置於第2反相器與第1緩衝電路之間之第2連接點處的情形相同之狀態。因此，可提高正反器內部之相對於使位準變動至High側之雜訊之耐受性，且可設為如下構成：即便接收到使位準變動至High側之雜訊，第1移位脈衝亦不易發生位準變動。
本發明之掃描信號線驅動電路中，較好的是更包括串級連接有M個正反器之第2移位暫存器與M個邏輯電路，該第2移位暫存器將上述輸入信號之反轉信號與上述時脈信號同步地依序傳送至後段之正反器，並自各正反器之資料輸出端子輸出第2移位脈衝，上述第2移位暫存器之正反器中之至少一個正反器具備構成該正反器之資料輸入端子之第3傳輸閘極、第3反相器、第4傳輸閘極、第4反相器及構成資料輸出端子之第2緩衝電路，上述資料輸入端子、第3傳輸閘極、第3反相器、第4傳輸閘極、第4反相器及第2緩衝電路依此順序連接，於上述第3反相器與上述第4傳輸閘極之間的第5連接點處設置有第2下拉電阻，於上述第4反相器與上述第2緩衝電路之間的第6連接點處設置有第2上拉電阻，上述邏輯電路分別將來自上述第1移位暫存器之第N(N為1以上M以下之整數)段之正反器之第1移位脈衝、與來自上述第2移位暫存器之第N段之正反器之第2移位脈衝之反轉脈衝的邏輯和，作為第3移位脈衝而輸出，藉由該第3移位脈衝而對上述掃描信號線進行驅動。
根據上述構成，除了第1移位暫存器外，進而設置有第2移位暫存器。構成第2移位暫存器之正反器與第1移位暫存器相反地依序傳送輸入信號之反轉信號，並輸出第2移位脈衝。此處，於第2移位暫存器之至少一個正反器中，於第3反相器與第4傳輸閘極之間的第5連接點處設置有第2下拉電阻，於第4反相器與第2緩衝電路之間的第6連接點處設置有第2上拉電阻，因此可提高正反器內部之相對於使位準變動至Low側之雜訊之耐受性。因此，第2移位脈衝即便接收到使位準變動至Low側之雜訊，亦不易發生位準變動。
進而，邏輯電路取得來自第1移位暫存器及第2移位暫存器中之同一段之正反器的第1移位脈衝及第2移位脈衝之反轉脈衝的邏輯和，並將該邏輯和作為第3移位脈衝而輸出，對掃描信號線進行驅動。藉此，即便由於位準變動至Low側之雜訊，第1移位暫存器之移位中斷且使第1移位脈衝消失，第2移位脈衝之反轉脈衝亦能作為第3移位脈衝而輸出。此處，第2移位脈衝係藉由使輸入信號之反轉信號移位而輸出，因此，第2移位脈衝之反轉脈衝之波形與正常移位時之第1移位脈衝的波形相同。因此，即便當自外部接收到使位準變動至Low側之雜訊而使第1移位脈衝消失時，只要第2移位脈衝不消失，則第3移位脈衝之波形與正常移位時之第1移位脈衝之波形相同。
如上所述，由於第2移位脈衝相對於使位準變動至Low側之雜訊不易發生位準變動，故而第3移位脈衝不僅相對於使位準變動至High側之雜訊不易發生位準變動，而且相對於使位準變動至Low側之雜訊亦不易發生位準變動。因此，可實現對於使位準變動至High側之雜訊及使位準變動至Low側之雜訊之雙方耐受性均較高的掃描信號線驅動電路。
本發明之掃描信號線驅動電路中，上述第2下拉電阻亦可代替設置於上述第5連接點處，而設置於上述第4傳輸閘極與上述第4反相器之間的第7連接點處，上述第2上拉電阻亦可代替設置於上述第6連接點處，而設置於上述第3傳輸閘極與上述第3反相器之間的第8連接點處。
根據上述構成，第2下拉電阻設置於第4傳輸閘極與第4反相器之間的第7連接點處，第2上拉電阻設置於第3傳輸閘極與第3反相器之間的第8連接點處，因此可提高正反器內部之相對於使位準變動至Low側之雜訊之耐受性。因此，第2移位脈衝即便接收到使位準變動至Low側之雜訊，亦不易發生位準變動。
本發明之掃描信號線驅動電路中，上述第3反相器亦可由輸出高位準之信號之第5電晶體、與輸出低位準之信號之第6電晶體所構成，上述第4反相器亦可由輸出高位準之信號之第7電晶體、與輸出低位準之信號之第8電晶體所構成，亦可代替設置上述第2上拉電阻及第2下拉電阻，而將上述第6電晶體之驅動能力設定得高於上述第5電晶體之驅動能力，且亦可將上述第7電晶體之驅動能力設定得高於上述第8電晶體之驅動能力。
根據上述構成，第3反相器之輸出低位準之信號之第6電晶體的驅動能力，高於輸出高位準之信號之第5電晶體，因此成為與將下拉電阻設置於第3反相器與第4傳輸閘極之間的第5連接點處之情形相同的狀態。又，第4反相器之輸出高位準之信號之第7電晶體的驅動能力，高於輸出低位準之信號之第8電晶體，因此成為與將上拉電阻設置於第4反相器與第2緩衝電路之間的第6連接點處之情形相同的狀態。因此，可提高正反器內部之相對於使位準變動至Low側之雜訊之耐受性，且可設為如下構成：即便接收到使位準變動至Low側之雜訊，第2移位脈衝亦不易發生位準變動。
為了解決上述問題，本發明之掃描信號線驅動電路之特徵在於：其具備串級連接有M(M為2以上之整數)個正反器之至少一個第1移位暫存器、串級連接有M個正反器之至少一個第2移位暫存器及M個多數電路，上述第1移位暫存器之個數與上述第2移位暫存器之個數合計為3以上之奇數，上述第1移位暫存器將自外部輸入之輸入信號與時脈信號同步地依序傳送至後段之正反器，並自各正反器之資料輸出端子輸出第1移位脈衝，下拉電阻連接於上述第1移位暫存器之正反器中之至少一個正反器之資料輸出端子，上述第2移位暫存器將上述輸入信號之反轉信號與上述時脈信號同步而依序傳送至後段之正反器，並自各正反器之資料輸出端子輸出第2移位脈衝，上拉電阻連接於上述第2移位暫存器之正反器中之至少一個正反器之資料輸出端子，將來自上述第1移位暫存器之第N(N為1以上M以下之整數)段之正反器之第1移位脈衝、與來自上述第2移位暫存器之第N段之正反器之第2移位脈衝的反轉脈衝，輸入至上述多數電路之每一個中，上述多數電路選擇所輸入之脈衝中數量較多的脈衝，將選擇結果作為第3移位脈衝而輸出，藉由該第3移位脈衝而對顯示畫面之掃描信號線進行驅動。
根據上述構成，第1移位暫存器及第2移位暫存器合計設置為3以上之奇數個。此處，如上所述，藉由下拉電阻，第1移位暫存器之相對於使位準變動至High側之雜訊之耐受性提高，藉由上拉電阻，第2移位暫存器之相對於使位準變動至Low側之雜訊之耐受性提高。
進而，將來自第1移位暫存器及第2移位暫存器中之同一段之正反器的第1移位脈衝及第2移位脈衝之反轉脈衝輸入至多數電路中，多數電路選擇所輸入之脈衝中數量較多之脈衝，並作為第3移位脈衝輸出。於所有移位暫存器正常地進行移位動作之情形時，第1移位脈衝與第2移位脈衝之反轉脈衝成為同一波形。此處，即便當由於來自外部之使位準變動至High側之雜訊、或者使位準變動至Low側之雜訊，而使得一部分之移位脈衝產生誤動作，從而使輸入脈衝之一部分成為不同之波形時，因多數電路選擇數量較多之脈衝，故而第3移位脈衝之波形與正常時無不同。因此，可實現對於使位準變動至High側之雜訊與使位準變動至Low側之雜訊之雙方耐受性均較高的掃描信號線驅動電路。
本發明之掃描信號線驅動電路中，較好的是，於設置複數個上述第1移位暫存器或者上述第2移位暫存器之情形時，複數個第1移位暫存器或者第2移位暫存器彼此並非相接近而配置，且不使電源配線及GND配線共用化。
第1移位暫存器相對於使位準變動至High側之雜訊之耐受性較高，相反，相對於使位準變動至Low側之雜訊之耐受性降低。又，第2移位暫存器相對於使位準變動至Low側之雜訊之耐受性較高，相反，相對於使位準變動至High側之雜訊之耐受性降低。因此，例如，當較第2移位暫存器，設置更多之第1移位暫存器時，若由於使位準變動至Low側之雜訊而使所有第1移位暫存器產生誤動作，則來自多數電路之第3移位脈衝亦會成為錯誤之信號。
針對此，根據上述構成，使第1移位暫存器或者第2移位暫存器彼此並非相接近而配置，且不使電源配線及GND配線共用化，因此可降低由於使位準變動至High側之雜訊、或者使位準變動至Low側之雜訊而使得第1或者第2移位暫存器之其中一方全部產生誤動作之風險。因此，可進一步減小雜訊對第3移位脈衝所造成之影響。
本發明之顯示裝置具備上述掃描信號線驅動電路。
根據上述構成，掃描信號線驅動電路對於使位準變動至High側之雜訊、或者使位準變動至High側之雜訊與使位準變動至Low側之雜訊之雙方之耐受性均較高，因此發揮如下效果，即，可實現對於使至少位準變動至High側之雜訊之耐受性較高，且不易產生顯示異常之顯示裝置。
如上所述，本發明之掃描信號線驅動電路中，下拉電阻連接於上述正反器中之至少一個正反器之資料輸出端子，因此發揮如下效果，即，可實現對於使位準變動至High側之雜訊之耐受性較高，且不易產生顯示異常之掃描信號線驅動電路。
本發明之進而其他目的、特徵及優點，可藉由以下所示之記載而充分理解。又，本發明之利益可利用參照了隨附圖式之以下說明而變得明確。
以下，根據圖式對本發明中之半導體裝置之實施形態進行說明。再者，於以下之說明中，為了實施本發明而於技術性方面作出較佳之各種限定，但本發明之範圍並不限定於以下之實施形態及圖式。
[實施形態1]
根據圖1及圖2對本發明之第1實施形態進行說明，係如下所述。
圖2係表示本實施形態之TFT液晶面板1之構成的概略圖。TFT液晶面板1具備玻璃基板2、源極驅動器3及閘極驅動器4。玻璃基板2上設置有源極線5及閘極線6，於源極線5及閘極線6之各交點上設置有TFT7及像素8，像素8之一端連接於對向電極9。此處，TFT液晶面板1之玻璃基板2、源極驅動器3、源極線5、閘極線6、TFT7、像素8及對向電極9，係分別與圖13所示之TFT液晶面板101之玻璃基板102、源極驅動器103、源極線105、閘極線106、TFT107、像素108及對向電極109大致相同，因此省略詳細之說明。
本實施形態中，為了強化TFT液晶面板1對於電磁波雜訊之耐受性，以下述方式構成閘極驅動器4。
圖1係表示閘極驅動器4之構成之電路圖。閘極驅動器4具備移位暫存器10d、7個位準偏移器電路12、7個輸出緩衝器13以及7個輸出端子14，移位暫存器10d具備串級連接之7個D-FF11。D-FF11、位準偏移器電路12、輸出緩衝器13及輸出端子14，與圖14所示之D-FF111、位準偏移器電路112、輸出緩衝器113及輸出端子114係大致相同。再者，位準偏移器電路12或輸出緩衝器13之個數不限於7個，可根據所掃描之閘極線之條數而適當設定。
移位暫存器10d具備串級連接之7個D-FF11，移位暫存器10d之初段之D-FF11之資料輸入端子D中係輸入有閘極驅動器4之輸入信號IN。又，移位暫存器10d之各D-FF11之時脈端子CK中輸入有動作時脈CLK，且自各D-FF11之資料輸出端子Q輸出信號Q1d~Q7d。
進而，移位暫存器10d中，下拉電阻Rd連接於各D-FF11之資料輸出端子Q。更具體而言，下拉電阻Rd之一端連接於D-FF11之資料輸出端子Q，而下拉電阻Rd之另一端接地。
藉此，當自外部接收電磁波雜訊，D-FF11之信號Q1d~Q7d之位準欲變動至High側時，具有抵消該位準變動之效果。因此，可防止由於使位準變動至High側之雜訊而使本來不進行顯示之閘極線導通，從而產生顯示異常之情形。
再者，下拉電阻Rd之電阻值越小，越能夠提高對於使位準變動至High側之雜訊之耐受性，相反地，移位暫存器10d輸出High脈衝之驅動能力越降低。若移位暫存器10d之驅動能力降低，則於接收到使位準變動至Low側之雜訊之情形時，正常地移位之High脈衝有時會消失。又，下拉電阻Rd之電阻值成為與各D-FF11之緩衝能力之相對值，對於各D-FF11之緩衝能力而言，根據驅動之電路規模或動作速度，所需之值並不同。因此，下拉電阻Rd之電阻值係考慮到所假定之雜訊、D-FF11之緩衝能力等而經設定。
又，本實施形態中，將下拉電阻Rd設置於各D-FF11之資料輸出端子Q，但即便係將下拉電阻Rd設置於至少一個D-FF11之資料輸出端子Q之構成，與先前構成相比，亦可提高雜訊耐受性。又，D-FF11亦可為JK型等之其他正反器。
[實施形態2]
若根據圖3至圖6對本發明之第2實施形態進行說明，則如下所述。第1實施形態之閘極驅動器4中，雖然提高了對於使位準變動至High側之雜訊之耐受性，但由於設置有下拉電阻Rd，對於使位準變動至Low側之雜訊之耐受性會降低。因此，本實施形態中，對如下之構成進行說明，該構成相對於使位準變動至Low側之雜訊亦可提高耐受性。
圖3係表示本實施形態之閘極驅動器24之構成的電路圖。閘極驅動器24具備2個移位暫存器10d‧10u、7個位準偏移器電路12、7個輸出緩衝器13、7個輸出端子14及7個OR電路15。即，閘極驅動器24係於圖1所示之閘極驅動器4中進而具備移位暫存器10u及OR電路15之構成。
移位暫存器10u與移位暫存器10d同樣地，亦具備串級連接之7個D-FF11，閘極驅動器4之輸入信號IN經由反相器INV1而輸入至移位暫存器10u之初段之D-FF11之資料輸入端子D。又，移位暫存器10u之各D-FF11之時脈端子CK中亦輸入有動作時脈CLK，自各D-FF11之資料輸出端子Q輸出信號Q1u~Q7u。
進而，移位暫存器10u之各D-FF11之資料輸出端子Q上連接有上拉電阻Ru。更具體而言，上拉電阻Ru之一端連接於D-FF11之資料輸出端子Q，而上拉電阻Ru之另一端連接於電源電位。
自移位暫存器10d之各D-FF11輸出信號Q1d~Q7d，自移位暫存器10u之各D-FF11輸出信號Q1u~Q7u。信號Q1d~Q7d分別輸入至各OR電路15之輸入端子之其中一方。另一方面，信號Q1u~Q7u分別經由反相器INV1而輸入至各OR電路15之輸入端子之另一方。藉此，各OR電路15中，將信號Qmd與信號Qmu(m為1~7之整數)之反轉信號之邏輯和作為信號Qm(m為1~7之整數)而輸出至各位準偏移器電路12。各信號Q1~Q7藉由位準偏移器電路12而轉換信號位準，並經由輸出緩衝器13而自輸出端子14輸出至閘極線。
如此，本實施形態之閘極驅動器24具備移位暫存器10d及移位暫存器10u此兩個移位暫存器，上述移位暫存器10d於各D-FF11之資料輸出端子Q上設置有下拉電阻Rd，上述移位暫存器10u於各D-FF11之資料輸出端子Q上設置有上拉電阻Ru，且使邏輯值與經移位暫存器10d移位之信號相反之信號產生移位。移位暫存器10d於接收來自外部之電磁波雜訊，D-FF11之信號Q1d~Q7d之位準欲變動至High側之情形時，具有抵消該位準變動之效果。另一方面，移位暫存器10u於接收到來自外部之電磁波雜訊，D-FF11之信號Q1u~Q7u之位準欲變動至Low側之情形時，具有抵消該位準變動之效果。
進而，來自移位暫存器10d之信號Qmd(m為1~7之整數)與來自移位暫存器10u之信號Qmu(m為1~7之整數)之反轉信號輸入至OR電路15，OR電路將該等之邏輯和作為信號Qm(m為1~7之整數)而輸出。因此，即便當藉由來自外部之雜訊而使移位暫存器10d‧10u之其中一方之輸出消失時，信號Q1~Q7亦不會消失。如此，閘極驅動器4不僅可提高對於使位準變動至High側之雜訊之耐受性，亦可提高對於使對位準變動至Low側之雜訊之耐受性。
繼而，對來自移位暫存器10d‧10u及OR電路15之輸出信號之時序進行說明。
圖4係表示未接收到雜訊之通常時之信號Q1d~Q7d、信號Q1u~Q7u及信號Q1~Q7之信號波形的時序圖。當輸入有輸入信號IN時，於移位暫存器10d中，各D-FF11配合動作時脈CLK之上升而使輸入信號IN移位，並輸出信號Q1d~Q7d。另一方面，於移位暫存器10u中，各D-FF11配合動作時脈CLK之上升而使輸入信號IN之反轉信號移位，並輸出信號Q1u~Q7u。將信號Qmd與信號Qmu(m為1~7之整數)之反轉信號輸入至OR電路15中，OR電路15輸出作為該等之邏輯和之信號Qm(m為1~7之整數)。
圖5係表示接收到位準變動至Low側之雜訊時之信號Q1d~Q7d、信號Q1u~Q7u及信號Q1~Q7之信號波形的時序圖。移位暫存器10d中，由於雜訊之影響，信號Q3d之High脈衝消失，因此亦不會輸出信號Q4d~Q7d。另一方面，移位暫存器10u中，於各D-FF11之資料輸出端子Q上設置有上拉電阻Ru，因此信號Q1u~Q7u不易變動至Low側。因此，移位暫存器10u中，不易受到使信號變動至Low側之雜訊之影響，從而雜訊產生時之信號Q3u不會消失。因此，信號Q1u~Q7u不受雜訊之影響而以與通常時相同之方式輸出，信號Q1u~Q7u之反轉信號輸入至OR電路15。因此，來自OR電路15之輸出信號Q1~Q7成為與通常時相同之波形。
相反地，於接收到使信號變動至High側之雜訊之情形時，即便移位暫存器10u中之移位中斷，移位暫存器10d亦不易受到使信號變動至High側之雜訊之影響，故而來自移位暫存器10d之信號Q1d~Q7d不會消失。因此，來自OR電路15之輸出信號Q1~Q7中不會出現雜訊之影響。
如上所述，閘極驅動器4即便於接收到使信號變動至Low側之雜訊、以及使信號變動至High側之雜訊中之任一個雜訊時，亦可輸出與通常時相同之信號。因此，具備本實施形態之閘極驅動器24之TFT液晶面板，即便自外部接收到電磁波雜訊亦不易產生顯示異常。
再者，閘極驅動器24中，輸出來自移位暫存器10d(m為1~7之整數)之信號Qmd與來自移位暫存器10u之信號Qmu(m為1~7之整數)之反轉信號的邏輯和之電路並不限定於OR電路15，亦可由AND電路構成。即，如圖6所示，亦可將信號Qmd之反轉信號與信號Qmu輸入至AND電路16中，且將AND電路16輸出之反轉信號作為信號Qm而輸出至位準偏移器電路12中。
[實施形態3]
若根據圖7至圖9對本發明之第3實施形態進行說明，則如下所述。實施形態1、2中，對在D-FF之資料輸出端子與下一段之D-FF之資料輸入端子之間，連接有下拉電阻或者上拉電阻的構成進行了說明。藉此，可提高各D-FF間之雜訊耐受性，但由於D-FF之內部電路會受到雜訊之影響，從而存在來自D-FF之輸出信號產生變動之虞。因此，於本實施形態中，對藉由於D-FF內部設置下拉電阻及上拉電阻而提高閘極驅動器之雜訊耐受性的構成進行說明。
圖7係表示本實施形態之閘極驅動器34之構成的電路圖。閘極驅動器34與如下構成相同，該構成係於圖3所示之閘極驅動器24中，代替移位暫存器10d‧10u而設置移位暫存器30d˙30u所成者。移位暫存器30d係如下之構成，即，於圖3所示之移位暫存器10d中，並未於D-FF間設置下拉電阻Rd，而是設置D-FF31d以代替D-FF11，各D-FF31d輸出信號Q11d~Q17d。又，移位暫存器30u係如下之構成，即，於圖3所示之移位暫存器10u中，並未於D-FF間設置上拉電阻Ru，而是設置D-FF31u以代替D-FF11，各D-FF31u輸出信號Q11u~Q17u。對圖7中與圖3所示之閘極驅動器24之構件相同之構件附上相同符號，並省略詳細之說明。
D-FF31d及D-FF31u均於內部具有下拉電阻及上拉電阻。D-FF31d係強化相對於使信號變動至High側之雜訊之耐受性的構成。另一方面，D-FF31u係強化相對於使信號變動至Low側之雜訊之耐受性的構成。
因此，信號Q11d~Q17d不易受到變動至High側之雜訊之影響，信號Q11u~Q17u不易受到變動至Low側之雜訊之影響。進而，信號Qnd(n為11~17之整數)與信號Qnu(n為11~17之整數)之反轉信號輸入至OR電路15中，OR電路15將該等之邏輯和作為信號Qm(m為1~7之整數)而輸出。因此，即便當藉由來自外部之雜訊，移位暫存器30d‧30u之其中一方之輸出消失時，信號Q1~Q7亦不會消失。
繼而，對D-FF31d‧31u之具體構成進行說明。
圖8係表示D-FF31d之詳細構成之電路圖。D-FF31d具備8個P通道MOS(Metal oxide semiconductor，金屬氧化物半導體)電晶體P1~P8(以下為電晶體P1~P8)、8個N通道MOS電晶體N1~N8(以下為電晶體N1~N8)、三個反相器INV3以及緩衝器BUFF。輸入至時脈輸入端子CK之動作時脈CLK之其中一方，經由兩個反相器INV3而成為信號CKD。又，輸入至時脈輸入端子CK之動作時脈CLK之另一方經由一個反相器INV3而成為信號CKDB。
2個電晶體P1‧N1構成傳輸閘極(第1傳輸閘極)，來自資料輸入端子D之信號輸入至第1傳輸閘極。電晶體P1之閘極中輸入有信號CKD，電晶體N1之閘極中輸入有信號CKDB。
2個電晶體P2‧N2構成反相器(第1反相器)。又，4個電晶體P5‧P6‧N6‧N5係串聯地連接。具體而言，電晶體P5之源極連接於電源電位，電晶體P5之汲極連接於電晶體P6之源極，電晶體P6之汲極連接於電晶體N6之汲極，電晶體N6之源極連接於電晶體N5之汲極，電晶體N5之源極接地。電晶體P5之閘極中輸入有信號CKD，電晶體N5之閘極中輸入有信號CKDB。
由電晶體P1‧N1構成之第1傳輸閘極之輸出，係輸入至由電晶體P2‧N2構成之第1反相器、電晶體P6之汲極及電晶體N6之汲極。
2個電晶體P3‧N3亦構成傳輸閘極(第2傳輸閘極)，電晶體P2之汲極、電晶體N2之汲極、電晶體P6之閘極、電晶體N6之閘極以及第2傳輸閘極之輸入彼此相連接。電晶體P3之閘極中輸入有信號CKDB，電晶體N3之閘極中輸入有信號CKD。
2個電晶體P4‧N4構成反相器(第2反相器)。又，4個電晶體P7‧P8‧N8‧N7係串聯地連接。具體而言，電晶體P7之源極連接於電源電位，電晶體P7之汲極連接於電晶體P8之源極，電晶體P8之汲極連接於電晶體N8之汲極，電晶體N8之源極連接於電晶體N7之汲極，電晶體N7之源極接地。電晶體P7之閘極中輸入有信號CKDB，電晶體N7之閘極中輸入有信號CKD。
由電晶體P3‧N3構成之第2傳輸閘極之輸出，係輸入至由電晶體P4‧N4構成之第2反相器、電晶體P8之汲極及電晶體N8之汲極。
電晶體P4之汲極、電晶體N4之汲極、電晶體P8之閘極及電晶體N8之閘極均連接於緩衝器BUFF之輸入端子。緩衝器BUFF之輸出端子成為D-FF31d之資料輸出端子Q。
此處，將由電晶體P1‧N1構成之第1傳輸閘極、與由電晶體P2‧N2構成之第1反相器之間的連接點作為點a。又，將由電晶體P2‧N2構成之反相器、與由電晶體P3‧N3構成之傳輸閘極之間的連接點作為點b。又，將由電晶體P3‧N3構成之傳輸閘極、與由電晶體P4‧N4構成之反相器之間的連接點作為點c。又，將由電晶體P4‧N4構成之反相器與緩衝器BUFF之間的連接點作為點d。
D-FF31d中，進而於點b處設置有上拉電阻Ru1，於點d處設置有下拉電阻Rd1。藉此，即便接收到使位準變動至High側之雜訊，來自緩衝器BUFF之輸出信號，即，來自D-FF31d之輸出信號之位準亦不易變動。即，藉由上拉電阻Ru1及下拉電阻Rd1，提高D-FF31d內部之對於使位準變動至High側之雜訊之耐受性。
再者，代替設置上拉電阻Ru1及下拉電阻Rd1，而增大電晶體P2及電晶體N4之閘極寬度，或者縮短閘極長度，藉此提高電晶體P2及電晶體N4之驅動能力，從而亦可與上述同樣地提高D-FF31d內部之對於使位準變動至High側之雜訊之耐受性。
又，於點a處設置下拉電阻Rd1，於點c處設置上拉電阻Ru1，藉此，亦可同樣地提高D-FF31d內部之對於位使準變動至High側之雜訊之耐受性。
圖9係表示D-FF31u之詳細構成之電路圖。D-FF31u係如下構成：於圖8所示之D-FF31d中，代替於點b處設置上拉電阻Ru1，於點d處設置下拉電阻Rd1，而於點b處設置下拉電阻Rd2，於點d處設置上拉電阻Ru2。藉此，與D-FF31d相反地，D-FF31u即便接收到使位準變動至Low側之雜訊，來自緩衝器BUFF之輸出信號，即，來自D-FF31u之輸出信號之位準亦不易變動。即，可藉由上拉電阻Ru2及下拉電阻Rd2，而提高D-FF31u內部之對於使位準變動至Low側之雜訊之耐受性。
再者，代替設置上拉電阻Ru2及下拉電阻Rd2，而增大電晶體N2及電晶體P4之閘極寬度，或者縮短閘極長度，以提高電晶體N2及電晶體P4之驅動能力，藉此亦可與上述相同地提高D-FF31u內部之對於使位準變動至Low側之雜訊之耐受性。
又，於點a處設置上拉電阻Ru2，於點c處設置下拉電阻Rd2，藉此，亦可同樣地提高D-FF31u內部之對於使位準變動至Low側之雜訊之耐受性。
又，亦可設為如下構成：於圖1所示之閘極驅動器4中，將D-FF11替換為D-FF31d。又，於此情形時，亦可設為不設置下拉電阻Rd之構成。上述任一構成與先前之構成相比，均可提高對於使位準變動至High之雜訊之耐受性。
[實施形態4]
若根據圖10及圖11對本發明之第4實施形態進行說明，則如下所述。
圖10係表示本實施形態之閘極驅動器44之構成之電路圖。閘極驅動器44係如下構成：於圖3所示之閘極驅動器24中進而設置移位暫存器10e，且代替OR電路15而設置多數電路25。
移位暫存器10e與移位暫存器10d同樣地，具備串級連接之7個D-FF11，於移位暫存器10e之初段之D-FF11之資料輸入端子D中輸入有閘極驅動器44之輸入信號IN。又，於移位暫存器10e之各D-FF11之時脈端子CK中亦輸入有動作時脈CLK，且自各D-FF11之資料輸出端子Q輸出信號Q1e~Q7e。
進而，與移位暫存器10d同樣地，於移位暫存器10e之各D-FF11之資料輸出端子Q上連接有下拉電阻Rd。更具體而言，下拉電阻Rd之一端連接於D-FF11之資料輸出端子Q，而下拉電阻Rd之另一端接地。
多數電路25具有三個輸入端子A~C及輸出端子Q，於輸入端子A~C中之兩個以上為High之情形時，輸出成為High，而於輸入端子A~C中之兩個以上為Low之情形時，輸出成為Low。各多數電路25之輸入端子A~C中輸入有來自移位暫存器10d之信號Qmd(m為1~7之整數)、來自移位暫存器10u之信號Qmu之反轉信號、以及來自移位暫存器10e之信號Qme。多數電路25將該等輸入信號中之兩個以上之同一波形的信號作為信號Qm(m為1~7之整數)而輸出。
藉此，於並未接收到來自外部之雜訊之狀態下，信號Qmd、信號Qmu及信號Qme均成為同一波形。此處，即便由於雜訊而引起移位暫存器10d‧10u‧10e中之任一個誤動作時，於輸入至多數電路25之信號中，正常波形之信號佔據多數，因此來自多數電路25之信號Qm與未接收到雜訊之狀態並無不同。如此，亦可提高閘極驅動器44對於雜訊之耐受性。
再者，較理想的是移位暫存器10d及移位暫存器10e配置於積體電路之分離位置，且電源或GND配線亦彼此分離。藉此，於閘極驅動器44接收到使位準變動至Low側之雜訊之情形時，可降低移位暫存器10d‧10e之雙方產生誤動作之風險。
圖11係表示多數電路25之具體構成之電路圖。多數電路25具備三個AND電路25a‧25b‧25c以及OR電路25d。來自輸入端子A之信號輸入至AND電路25a及AND電路25b，來自輸入端子B之信號輸入至AND電路25b及AND電路25c，來自輸入端子C之信號輸入至AND電路25b及AND電路25c。來自各AND電路25a‧25b‧25c之輸出輸入至OR電路25d，OR電路25d之輸出端子成為多數電路25之輸出端子Q。
再者，圖11所示之構成係多數電路之一例，亦可使用其他眾所周知之多數電路。又，亦可代替設置多數電路25而設置OR電路，該OR電路亦可構成為輸出信號Qmd、信號Qmu及信號Qme(m為1~7之整數)之邏輯和。
又，本實施形態中，移位暫存器之系統數為3個系統，但亦可為如下構成，即，設置5個以上之奇數系統之移位暫存器，以獲取來自各移位暫存器之信號之多數。
[實施形態之總結]
本發明並不限定於上述各實施形態，可於請求項所示之範圍內作出各種變更，適當組合不同實施形態所分別揭示之技術性手段而獲得之實施形態亦包含於本發明之技術性範圍。
 [產業上之可利用性]
本發明可較佳地適用於例如液晶顯示器等之顯示裝置。
再者，用以實施發明之最佳形態之項中所提出之具體實施態樣或者實施例，僅係用以明確本發明之技術內容者，並不應僅限於上述具體例而作出狹義解釋，於本發明之精神及以下所記載之申請專利範圍內，可進行各種變更而實施。
1．．．TFT液晶面板(顯示裝置)
4、24、34、44．．．閘極驅動器(掃描信號線驅動電路)
6．．．閘極線(掃描信號線)
10d、10e．．．移位暫存器(第1移位暫存器)
10d、10u、10e．．．移位暫存器
10u．．．移位暫存器(第2移位暫存器)
11．．．D-FF(正反器)
12．．．位準偏移器電路
15．．．OR電路(邏輯電路)
16．．．AND電路(邏輯電路)
25．．．多數電路
30d．．．移位暫存器(第1移位暫存器)
30u．．．移位暫存器(第2移位暫存器)
31d、31u．．．D-FF(正反器)
a．．．點(第4連接點、第8連接點)
b．．．點(第1連接點、第5連接點)
BUFF．．．緩衝器(第1緩衝電路、第2緩衝電路)
c．．．點(第3連接點、第7連接點)
CLK．．．動作時脈(時脈信號)
D．．．資料輸入端子
d．．．點(第2連接點、第6連接點)
IN．．．輸入信號
N2．．．電晶體(第2電晶體、第6電晶體)
N4．．．電晶體(第4電晶體、第8電晶體)
P2．．．電晶體(第1電晶體、第5電晶體)
P4．．．電晶體(第3電晶體、第7電晶體)
Q．．．資料輸出端子
Q1~Q7．．．信號(第3移位脈衝)
Q11d~Q17d．．．信號(第1移位脈衝)
Q11u~Q17u．．．信號(第2移位脈衝)
Q1d~Q7d．．．信號(第1移位脈衝)
Q1e~Q7e．．．信號(第1移位脈衝)
Q1u~Q7u．．．信號(第2移位脈衝)
Rd．．．下拉電阻
Rd1．．．下拉電阻(第1下拉電阻)
Rd2．．．下拉電阻(第2下拉電阻)
Ru．．．上拉電阻
Ru1．．．上拉電阻(第1上拉電阻)
Ru2．．．上拉電阻(第2上拉電阻)
圖1係表示第1實施形態之閘極驅動器之構成之電路圖。
圖2係表示第1實施形態之TFT液晶面板之構成之概略圖。
圖3係表示第2實施形態之閘極驅動器之構成之電路圖。
圖4係表示圖3所示之閘極驅動器未接收到雜訊之通常時的、來自各正反器及OR電路之信號波形的時序圖。
圖5係表示圖3所示之閘極驅動器接收到使位準變動至Low側之雜訊之時的、來自各正反器及OR電路之信號波形的時序圖。
圖6係表示本發明之邏輯電路之變形例之電路圖。
圖7係表示第3實施形態之閘極驅動器之構成之電路圖。
圖8係表示構成圖7所示之閘極驅動器之其中一方之移位暫存器之正反器的詳情之電路圖。
圖9係表示構成圖7所示之閘極驅動器之另一方之移位暫存器的正反器之詳情之電路圖。
圖10係表示第4實施形態之閘極驅動器之構成之電路圖。
圖11係表示設置於圖10所示之閘極驅動器上之多數電路之詳情的電路圖。
圖12係表示先前之半導體晶片之構成之概略圖。
圖13係表示先前之TFT液晶面板之構成之概略圖。
圖14係表示先前之閘極驅動器之構成之電路圖。
10d．．．移位暫存器(第1移位暫存器)
11．．．D-FF(正反器)
12．．．位準偏移器電路
13．．．輸出緩衝器
14．．．輸出端子
4．．．閘極驅動器(掃描信號線驅動電路)
CK．．．時脈端子
D．．．資料輸入端子
IN．．．輸入信號
Q．．．資料輸出端子
Q1d~Q7d．．．信號(第1移位脈衝)
Rd．．．下拉電阻

Claims (9)

  1. 一種掃描信號線驅動電路，其具備串級連接有M(M為2以上之整數)個正反器之第1移位暫存器，該第1移位暫存器係將自外部輸入之輸入信號與時脈信號同步地依序傳送至後段之正反器，並自各正反器之資料輸出端子輸出第1移位脈衝，藉此對顯示畫面之掃描信號線進行驅動，其特徵在於：下拉電阻連接於上述正反器中之至少一個正反器之資料輸出端子，其中更具備串級連接有M個正反器之第2移位暫存器與M個邏輯電路，該第2移位暫存器係將上述輸入信號之反轉信號與上述時脈信號同步地依序傳送至後段之正反器，並自各正反器之資料輸出端子輸出第2移位脈衝，上拉電阻連接於上述第2移位暫存器之正反器中之至少一個正反器之資料輸出端子，上述邏輯電路分別將來自上述第1移位暫存器之第N(N為1以上M以下之整數)段之正反器之第1移位脈衝、與來自上述第2移位暫存器之第N段之正反器之第2移位脈衝之反轉脈衝的邏輯和，作為第3移位脈衝而輸出，藉由該第3移位脈衝而對上述掃描信號線進行驅動。
  2. 一種掃描信號線驅動電路，其具備串級連接有M(M為2以上之整數)個正反器之第1移位暫存器，該第1移位暫存器係將自外部輸入之輸入信號與時脈信號同步地依序傳 送至後段之正反器，並自各正反器之資料輸出端子輸出第1移位脈衝，藉此對顯示畫面之掃描信號線進行驅動，其特徵在於：上述正反器中之至少一個正反器係具備構成該正反器之資料輸入端子之第1傳輸閘極、第1反相器、第2傳輸閘極、第2反相器及構成資料輸出端子之第1緩衝電路，上述資料輸入端子、第1傳輸閘極、第1反相器、第2傳輸閘極、第2反相器及第1緩衝電路係依此順序連接，於上述第1反相器與上述第2傳輸閘極之間的第1連接點處設置有第1上拉電阻，於上述第2反相器與上述第1緩衝電路之間的第2連接點處設置有第1下拉電阻，其中上述第1上拉電阻代替設置於上述第1連接點處，而設置於上述第2傳輸閘極與上述第2反相器之間的第3連接點處，上述第1下拉電阻代替設置於上述第2連接點處，而設置於上述第1傳輸閘極與上述第1反相器之間的第4連接點處。
  3. 如請求項2之掃描信號線驅動電路，其中上述第1反相器係由輸出高位準之信號之第1電晶體、與輸出低位準之信號之第2電晶體所構成，上述第2反相器係由輸出高位準之信號之第3電晶體、與輸出低位準之信號之第4電晶體所構成，代替設置上述第1上拉電阻及第1下拉電阻，而將上述 第1電晶體之驅動能力設定得高於上述第2電晶體之驅動能力，且將上述第4電晶體之驅動能力設定得高於上述第3電晶體之驅動能力。
  4. 如請求項2之掃描信號線驅動電路，其中更包括串級連接有M個正反器之第2移位暫存器與M個邏輯電路，該第2移位暫存器係將上述輸入信號之反轉信號與上述時脈信號同步地依序傳送至後段之正反器，並自各正反器之資料輸出端子輸出第2移位脈衝，上述第2移位暫存器之正反器中之至少一個正反器，係具備構成該正反器之資料輸入端子之第3傳輸閘極、第3反相器、第4傳輸閘極、第4反相器及構成資料輸出端子之第2緩衝電路，上述資料輸入端子、第3傳輸閘極、第3反相器、第4傳輸閘極、第4反相器及第2緩衝電路係依此順序連接，於上述第3反相器與上述第4傳輸閘極之間的第5連接點處設置有第2下拉電阻，於上述第4反相器與上述第2緩衝電路之間的第6連接點處設置有第2上拉電阻，上述邏輯電路係分別將來自上述第1移位暫存器之第N(N為1以上M以下之整數)段之正反器之第1移位脈衝、與來自上述第2移位暫存器之第N段之正反器之第2移位脈衝之反轉脈衝的邏輯和，作為第3移位脈衝而輸出，藉由該第3移位脈衝而對上述掃描信號線進行驅動。
  5. 如請求項4之掃描信號線驅動電路，其中上述第2下拉電 阻代替設置於上述第5連接點處，而設置於上述第4傳輸閘極與上述第4反相器之間的第7連接點處，上述第2上拉電阻代替設置於上述第6連接點處，而設置於上述第3傳輸閘極與上述第3反相器之間的第8連接點處。
  6. 如請求項4之掃描信號線驅動電路，其中上述第3反相器係由輸出高位準之信號之第5電晶體、與輸出低位準之信號之第6電晶體所構成，上述第4反相器係由輸出高位準之信號之第7電晶體、與輸出低位準之信號之第8電晶體所構成，代替設置上述第2上拉電阻及第2下拉電阻，而將上述第6電晶體之驅動能力設定得高於上述第5電晶體之驅動能力，且將上述第7電晶體之驅動能力設定得高於上述第8電晶體之驅動能力。
  7. 一種掃描信號線驅動電路，其特徵在於：具備串級連接有M(M為2以上之整數)個正反器之至少一個第1移位暫存器、串級連接有M個正反器之至少一個第2移位暫存器及M個多數電路，上述第1移位暫存器之個數與上述第2移位暫存器之個數合計為3以上之奇數，上述第1移位暫存器係將自外部輸入之輸入信號與時脈信號同步地依序傳送至後段之正反器，並自各正反器之資料輸出端子輸出第1移位脈衝，下拉電阻連接於上述第1移位暫存器之正反器中之至 少一個正反器之資料輸出端子，上述第2移位暫存器係將上述輸入信號之反轉信號與上述時脈信號同步地依序傳送至後段之正反器，並自各正反器之資料輸出端子輸出第2移位脈衝，上拉電阻連接於上述第2移位暫存器之正反器中之至少一個正反器之資料輸出端子，將來自上述第1移位暫存器之第N(N為1以上M以下之整數)段之正反器之第1移位脈衝、與來自上述第2移位暫存器之第N段之正反器之第2移位脈衝的反轉脈衝，輸入至上述多數電路之每一個中，上述多數電路係選擇所輸入之脈衝中數量較多之脈衝，並將選擇結果作為第3移位脈衝而輸出，藉由該第3移位脈衝而對顯示畫面之掃描信號線進行驅動。
  8. 如請求項7之掃描信號線驅動電路，其中於設置有複數個上述第1移位暫存器或上述第2移位暫存器之情形，複數個第1移位暫存器或者第2移位暫存器彼此並非相接近而配置，且不使電源配線及GND配線共用化。
  9. 一種顯示裝置，其具備掃描信號線驅動電路，該掃描信號線驅動電路具備串級連接有M(M為2以上之整數)個正反器之第1移位暫存器，該第1移位暫存器係將自外部輸入之輸入信號與時脈信號同步地依序傳送至後段之正反器，並自各正反器之資料輸出端子輸出第1移位脈衝，藉此對顯示畫面之掃描信號線進行驅動，且下拉電阻係 連接於上述正反器中之至少一個正反器之資料輸出端子，其中更具備串級連接有M個正反器之第2移位暫存器與M個邏輯電路，該第2移位暫存器係將上述輸入信號之反轉信號與上述時脈信號同步地依序傳送至後段之正反器，並自各正反器之資料輸出端子輸出第2移位脈衝，上拉電阻連接於上述第2移位暫存器之正反器中之至少一個正反器之資料輸出端子，上述邏輯電路分別將來自上述第1移位暫存器之第N(N為1以上M以下之整數)段之正反器之第1移位脈衝、與來自上述第2移位暫存器之第N段之正反器之第2移位脈衝之反轉脈衝的邏輯和，作為第3移位脈衝而輸出，藉由該第3移位脈衝而對上述掃描信號線進行驅動。
TW097140197A 2007-10-26 2008-10-20 掃描信號線驅動電路及顯示裝置 TWI398847B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007279670A JP4378405B2 (ja) 2007-10-26 2007-10-26 走査信号線駆動回路および表示装置

Publications (2)

Publication Number Publication Date
TW200933587A TW200933587A (en) 2009-08-01
TWI398847B true TWI398847B (zh) 2013-06-11

Family

ID=40579387

Family Applications (1)

Application Number Title Priority Date Filing Date
TW097140197A TWI398847B (zh) 2007-10-26 2008-10-20 掃描信號線驅動電路及顯示裝置

Country Status (6)

Country Link
US (1) US20100220094A1 (zh)
JP (1) JP4378405B2 (zh)
KR (1) KR101128306B1 (zh)
CN (1) CN101836247B (zh)
TW (1) TWI398847B (zh)
WO (1) WO2009054283A1 (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101618913B1 (ko) * 2008-11-28 2016-05-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 표시 장치를 포함하는 전자 장치
JP5428560B2 (ja) * 2009-06-16 2014-02-26 凸版印刷株式会社 電源回路
TWI417852B (zh) * 2009-07-06 2013-12-01 Himax Tech Ltd 液晶顯示器及其驅動電路
US9715845B2 (en) * 2009-09-16 2017-07-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor display device
TWI413040B (zh) * 2009-12-10 2013-10-21 Au Optronics Corp 畫素陣列
JP5404584B2 (ja) 2010-11-19 2014-02-05 株式会社東芝 半導体記憶装置
DE102011004310B3 (de) * 2011-02-17 2012-04-26 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Schieberegister und Einer-Aus-Vielen-Schieberegister
FR2982701B1 (fr) * 2011-11-16 2014-01-03 St Microelectronics Crolles 2 Dispositif memoire
KR101912832B1 (ko) 2011-11-24 2018-10-30 삼성디스플레이 주식회사 광학 센서를 포함하는 표시 장치
CN102737580B (zh) * 2012-06-29 2015-06-17 昆山工研院新型平板显示技术中心有限公司 一种amoled显示面板
TWI511442B (zh) * 2012-12-24 2015-12-01 Novatek Microelectronics Corp 資料控制電路
CN104282341B (zh) * 2014-10-27 2017-12-29 南开大学 硅基微显示器集成异步传输移位寄存器电路及实现方法
US11074879B2 (en) * 2018-09-30 2021-07-27 HKC Corporation Limited Drive circuit of display device, display device and display panel

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW222618B (zh) * 1992-05-01 1994-04-21 Phillips Petroleum Co
JP2003121871A (ja) * 2001-10-19 2003-04-23 Sony Corp 液晶表示装置およびこれを用いた携帯端末装置
TWI264005B (en) * 2003-08-25 2006-10-11 Hynix Semiconductor Inc Data output driver

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4013901A (en) * 1974-02-19 1977-03-22 Texas Instruments Incorporated Stacked logic design for I2 L watch
JPH0667209A (ja) * 1992-08-24 1994-03-11 Sharp Corp 表示装置の駆動回路
JPH06202588A (ja) * 1992-12-29 1994-07-22 Canon Inc シフトレジスタ及びこれを用いた液晶表示装置
JPH07287555A (ja) * 1994-04-18 1995-10-31 Casio Comput Co Ltd 液晶表示装置
US5956008A (en) * 1994-09-06 1999-09-21 Semiconductor Energy Laboratory Co., Driver circuit for active matrix display and method of operating same
JP3821862B2 (ja) * 1994-09-06 2006-09-13 株式会社半導体エネルギー研究所 アクティブマトリクス型表示装置の駆動回路の動作方法
JPH1186586A (ja) * 1997-09-03 1999-03-30 Furontetsuku:Kk シフトレジスタ装置および表示装置
JP4593071B2 (ja) * 2002-03-26 2010-12-08 シャープ株式会社 シフトレジスタおよびそれを備えた表示装置
US6593801B1 (en) * 2002-06-07 2003-07-15 Pericom Semiconductor Corp. Power down mode signaled by differential transmitter's high-Z state detected by receiver sensing same voltage on differential lines
TWI222618B (en) * 2003-10-28 2004-10-21 Elan Microelectronics Corp Fine-tuning device and method for the contrast voltage of LCD
JP2007235680A (ja) * 2006-03-02 2007-09-13 Rohm Co Ltd レジスタ回路、半導体装置、電気機器

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW222618B (zh) * 1992-05-01 1994-04-21 Phillips Petroleum Co
JP2003121871A (ja) * 2001-10-19 2003-04-23 Sony Corp 液晶表示装置およびこれを用いた携帯端末装置
TWI264005B (en) * 2003-08-25 2006-10-11 Hynix Semiconductor Inc Data output driver

Also Published As

Publication number Publication date
WO2009054283A1 (ja) 2009-04-30
US20100220094A1 (en) 2010-09-02
CN101836247A (zh) 2010-09-15
TW200933587A (en) 2009-08-01
CN101836247B (zh) 2012-12-05
JP4378405B2 (ja) 2009-12-09
KR101128306B1 (ko) 2012-03-23
JP2009109598A (ja) 2009-05-21
KR20100075638A (ko) 2010-07-02

Similar Documents

Publication Publication Date Title
TWI398847B (zh) 掃描信號線驅動電路及顯示裝置
US6628259B2 (en) Device circuit of display unit
US7406146B2 (en) Shift register circuit
TWI390499B (zh) 移位暫存裝置
US7274351B2 (en) Driver circuit and shift register of display device and display device
US7505022B2 (en) Shift register and display device
KR20050079718A (ko) 시프트 레지스터와 이를 갖는 표시 장치
KR102230370B1 (ko) 표시장치
JPH04294390A (ja) 走査回路
WO2018230456A1 (ja) 表示装置
US7215312B2 (en) Semiconductor device, display device, and signal transmission system
US6996203B2 (en) Bidirectional shift register and display device incorporating same
US7180512B2 (en) Integrated circuit free from accumulation of duty ratio errors
CN110867152A (zh) 显示装置
KR20170112036A (ko) GIP(Gate-In-Panel) 구동회로와 이를 이용한 표시장치
JP2012127852A (ja) 半導体装置
US8405438B2 (en) Semiconductor circuit and method of retrieving signal to semiconductor circuit
TWI441133B (zh) 影像顯示系統與閘極驅動電路
TWI671747B (zh) 移位暫存器
JP5789148B2 (ja) 映像表示装置の駆動に用いられる半導体装置及び表示装置
US7508902B2 (en) Shift register
JP3036476B2 (ja) 半導体集積回路装置
JPH09245494A (ja) カスケード動作用半導体集積回路
JP2002280879A (ja) データラッチ装置
JP2012088653A (ja) データ処理装置

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees