TWI413040B - 畫素陣列 - Google Patents
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Description
本發明係關於一種畫素陣列;更詳細地說,係關於一種具有以二維方式排列之驅動電路之電路佈局的畫素陣列。
近年來,平面顯示裝置的發展越來越迅速,其已逐漸取代傳統的陰極射線管顯示裝置(Cathode Ray Tube Display;CRT display)。現今的平面顯示裝置主要有下列幾種:有機發光二極體顯示裝置(Organic Light-Emitting Diodes Display;OLED)、電漿顯示裝置(Plasma Display Panel;PDP)、液晶顯示裝置(Liquid Crystal Display;LCD)以及場發射顯示裝置(Field Emission Display;FED)等。由於前述之平面顯示裝置具備省電、無幅射、體積小、低耗電量、不佔空間、平面直角、高解析度以及畫質穩定等優點,其已廣泛應用於手機、螢幕、數位電視、筆記型電腦等電子產品上,作為顯示之用。
隨著平面顯示裝置之畫素數量日益增加以及電子產品之體積日益縮小的趨勢,平面顯示裝置之面板邊框的大小即對於電子產品的體積產生相當重要的影響。
如第1A圖以及第1B圖所示,習知的平面顯示裝置之畫素陣列1包含顯示區11以及複數個驅動電路151、152、153、...、15m。顯示區11上包含m列(131、132、133、...、13m)x n行(111、112、113、...、11n)個畫素,亦即顯示區11包含m x n個畫素。每一列之複數個畫素將同時被電性連接至一個驅動電路,例如顯示區11之第一列131之複數個畫素將同時電性連接至驅動電路151;顯示區11之第二列132之複數個畫素將同時電性連接至驅動電路152;以此類推,最後,顯示區11之第m列13m之複數個畫素將同時電性連接至驅動電路15m。顯示面板11中的複數個畫素將依據驅動電路151、152、153、...、15m所產生之複數個掃瞄訊號之時序分別依序開啟。
進一步地說,由第1A圖以及第1B圖可知,當畫素尺寸越小(如第1B圖)時,畫素高度也將隨之縮小,而為了維持驅動電路151、152、153、...、15m之電路佈局的空間週期,平面顯示裝置的製造廠商將增加驅動電路151、152、153、...、15m之電路佈局的長度,進而使得平面顯示裝置之邊框長度增加。
綜上所述,要如何在不大幅改變習知畫素陣列之構造與驅動電路之電路佈局的情況下,製作一種可減少驅動電路之電路佈局的長度且具有高畫素數量之平面顯示裝置,乃是此業界需要努力達成的目標。
本發明之一目的在於提供一種畫素陣列。該畫素陣列包含一顯示區以及複數個驅動電路。該顯示區具有一第一側、相對於該第一側之一第二側以及複數個畫素。該等驅動電路分別電性連接該等畫素。其中,該等畫素係沿一第一方向依序排列;該等驅動電路係設置於該顯示區之第一側以及該顯示區之第二側,並沿一第二方向依序排列;且該第一方向以及該第二方向係互相垂直。
本發明之另一目的在於提供另一種畫素陣列,該畫素陣列包含一顯示區、複數條掃描線以及複數個驅動電路。該顯示區具有一第一側、相對於該第一側之一第二側以及複數個畫素。該等掃描線分別電性連接該等畫素。該等驅動電路分別電性連接至該等掃描線。其中,該等畫素沿一第一方向依序排列以形成複數排列畫素,並沿一第二方向依序排列以形成複數排行畫素;該等驅動電路設置於該顯示區之第一側以及該顯示區之第二側,並沿該第二方向排列;且該第一方向以及該第二方向係互相垂直。
綜上所述,本發明之畫素陣列將以二維方式進行驅動電路之電路佈局的排列。據此,畫素陣列中,驅動電路之電路佈局的長度將得以縮小,使得應用本發明之畫素陣列的平面顯示裝置之邊框長度隨之減少,進而達成降低平面顯示裝置之體積的目標。
在參閱圖式及隨後描述的實施方式後,所屬技術領域具有通常知識者便可瞭解本發明之其它目的,以及本發明之技術手段及實施態樣。
以下將透過數個實施例來解釋本發明內容,本發明係關於一種使用於平面顯示裝置之畫素陣列。平面顯示裝置可以是下列幾種平面顯示器:有機發光二極體顯示器、電漿顯示器、液晶顯示器以及場發射顯示器等。關於實施例之說明僅為闡釋本發明之目的。需說明者,以下實施例及圖式中,與本發明非直接相關之元件皆已省略而未繪示;且圖式中各元件間之尺寸關係僅為求容易瞭解,非用以限制實際比例。
第2A圖至第2J圖係為本發明畫素陣列之第一實施例的示意圖。畫素陣列2包含顯示區21以及複數個驅動電路251、252、253、...、25m;為簡明起見,於第2A圖至第2G圖中,僅以第一驅動電路251、第二驅動電路252、第三驅動電路253、第四驅動電路254、第五驅動電路255以及第六驅動電路256表示畫素陣列2之m個驅動電路。而驅動電路251、252、253、...、25m則可以為各種不同形式之驅動電路,例如單向移位暫存器或是雙向移位暫存器等驅動電路。
顯示區21具有一第一側211、相對於第一側211之一第二側213以及複數個畫素231、232、233、...、23m,該等畫素231、232、233、...、23m將沿一第一方向(Y方向)依序排列且分別具有一高度23h;同樣地,為簡明起見,於第2A圖至第2G圖中,僅以第一畫素231、第二畫素232、第三畫素233、第四畫素234、第五畫素235以及第六畫素236表示顯示區21之m個畫素。
每個畫素將被電性連接至一個驅動電路,例如第一畫素231將電性連接至第一驅動電路251;第二畫素232將電性連接至第二驅動電路252;以此類推,最後,第m畫素23m將電性連接至第m驅動電路25m。顯示區21中的複數個畫素231、232、233、...、23m將依據驅動電路251、252、253、...、25m所產生之複數個掃瞄訊號之時序分別依序開啟。
進一步來說,畫素陣列2之各個驅動電路251、252、253、...、25m皆具有一高度25h;各個驅動電路251、252、253、...、25m之高度25h則為前述各個畫素之高度23h之偶數倍或是奇數倍。
如第2A圖所示,第一實施例之畫素陣列2中,各個驅動電路251、252、253、...、25m之一高度25h係六倍於各個畫素之高度23h。據此,驅動電路251、252、253、...、25m將以六個一組(如第一驅動電路251、第二驅動電路252、第三驅動電路253、第四驅動電路254、第五驅動電路255以及第六驅動電路256為一組)的方式沿著與第一方向(Y方向)垂直之一第二方向(X方向)依序排列於顯示區21之第一側211,以形成一種以二維方式排列之驅動電路的電路佈局。
需特別說明的是,本發明並不限制以複數個一組的方式排列之驅動電路251、252、253、...、25m需擺放於顯示區21之第一側211。所屬技術領域具有通常知識者可依據需求將驅動電路251、252、253、...、25m分別設置於顯示區21之第一側211以及第二側213。
如第2B圖所示,第一驅動電路251、第二驅動電路252、第三驅動電路253、第四驅動電路254以及第五驅動電路255係沿著與第一方向(Y方向)垂直之第二方向(X方向)依序排列於顯示區21之第一側211;而第六驅動電路256則設置於顯示區21之第二側213。
如第2C圖所示,第一驅動電路251、第二驅動電路252、第三驅動電路253以及第四驅動電路254係沿著與第一方向(Y方向)垂直之第二方向(X方向)依序排列於顯示區21之第一側211;而第五驅動電路255以及第六驅動電路256則沿著與第一方向(Y方向)垂直之第二方向(X方向)依序排列於顯示區21之第二側213。
如第2D圖所示,第一驅動電路251、第二驅動電路252以及第三驅動電路253係沿著與第一方向(Y方向)垂直之第二方向(X方向)依序排列於顯示區21之第一側211;而第四驅動電路254、第五驅動電路255以及第六驅動電路256則沿著與第一方向(Y方向)垂直之第二方向(X方向)依序排列於顯示區21之第二側213。
再如第2E圖所示,第一驅動電路251以及第二驅動電路252係沿著與第一方向(Y方向)垂直之第二方向(X方向)依序排列於顯示區21之第一側211;而第三驅動電路253、第四驅動電路254、第五驅動電路255以及第六驅動電路256則沿著與第一方向(Y方向)垂直之第二方向(X方向)依序排列於顯示區21之第二側213。
更如第2F圖所示,第一驅動電路251係設置於顯示區21之第一側211;而第二驅動電路252、第三驅動電路253、第四驅動電路254、第五驅動電路255以及第六驅動電路256則沿著與第一方向(Y方向)垂直之第二方向(X方向)依序排列於顯示區21之第二側213。
又如第2G圖所示,第一驅動電路251、第二驅動電路252、第三驅動電路253、第四驅動電路254、第五驅動電路255以及第六驅動電路256皆沿著與第一方向(Y方向)垂直之第二方向(X方向)依序排列於顯示區21之第二側213。
同時,如第2H圖至第2J圖所示,本發明亦不限制驅動電路251、252、253、...、25m的排列順序,即驅動電路251、252、253、...、25m可應用交錯的方式排列於顯示區21之第一側211及/或第二側213。所屬技術領域具有通常知識者可依據需求將驅動電路251、252、253、...、25m以不同排列順序設置於顯示區21之第一側211以及第二側213。
據此,第一實施例所述之畫素陣列2將以二維方式進行驅動電路251、252、253、...、25m之電路佈局的排列。據此,畫素陣列2中,驅動電路251、252、253、...、25m之電路佈局的長度將得以縮小,使得應用畫素陣列2的平面顯示裝置之邊框長度隨之減少。
第3A圖至第3J圖係為本發明畫素陣列之第二實施例的示意圖。畫素陣列3包含顯示區31、複數個驅動電路351、352、353、...、35m以及複數條掃描線391、392、393、...、39m;為簡明起見,於第3A圖至第3G圖中,僅以第一驅動電路351、第二驅動電路352、第三驅動電路353、第四驅動電路354、第五驅動電路355以及第六驅動電路356表示畫素陣列3之m個驅動電路;並以第一掃描線391、第二掃描線392、第三掃描線393、第四掃描線394、第五掃描線395以及第六掃描線396表示畫素陣列3之m條掃描線。而驅動電路351、352、353、...、35m則可以為各種不同形式之驅動電路,例如單向移位暫存器或是雙向移位暫存器等驅動電路。
顯示區31具有一第一側371、相對於第一側371之一第二側373以及複數個畫素。顯示區31之複數個畫素將沿一第一方向(Y方向)依序排列以形成n行畫素(311、312、313、...、31n);同時沿一第二方向(X方向)依序排列以形成m列畫素(331、332、333、...、33m),亦即顯示區31包含n x m個畫素。如同第一實施例所述之畫素陣列2,第二實施例之畫素陣列3中,沿第二方向(X方向)依序排列而形成的m列畫素(331、332、333、...、33m)亦分別具有一高度33h;同樣地,為簡明起見,於第3A圖至第3G圖中,僅以第一列畫素331、第二列畫素332、第三列畫素333、第四列畫素334、第五列畫素335以及第六列畫素336表示顯示區31之m列畫素。
每個畫素將藉由掃描線被電性連接至一個驅動電路,例如第一列畫素331中的每個畫素將藉由第一掃描線391電性連接至第一驅動電路351;第二列畫素332中的每個畫素將藉由第二掃描線392電性連接至第二驅動電路352;以此類推,最後,第m列畫素33m將中的每個畫素將藉由第m掃描線39m電性連接至第m驅動電路35m。顯示區31中的複數列畫素331、332、333、...、33m將依據驅動電路351、352、353、...、35m所產生之複數個掃瞄訊號之時序分別依序開啟。
進一步來說,畫素陣列3之各個驅動電路351、352、353、...、35m皆具有一高度35h;各個驅動電路351、352、353、...、35m之高度35h則為前述各列畫素之高度33h之偶數倍或是奇數倍。
如第3A圖所示,第二實施例之畫素陣列3中,各個驅動電路351、352、353、...、35m之一高度35h係六倍於各列畫素之高度33h。據此,驅動電路351、352、353、...、35m將以六個一組(如第一驅動電路351、第二驅動電路352、第三驅動電路353、第四驅動電路354、第五驅動電路355以及第六驅動電路356為一組)的方式沿著與第一方向(Y方向)垂直之一第二方向(X方向)依序排列於顯示區31之第一側371,以形成一種以二維方式排列之驅動電路的電路佈局。
需特別說明的是,本發明並不限制以複數個一組的方式排列之驅動電路351、352、353、...、35m需擺放於顯示區31之第一側371。所屬技術領域具有通常知識者可依據需求將驅動電路351、352、353、...、35m分別設置於顯示區31之第一側371以及第二側373。
如第3B圖所示,第一驅動電路351、第二驅動電路352、第三驅動電路353、第四驅動電路354以及第五驅動電路355係沿著與第一方向(Y方向)垂直之第二方向(X方向)依序排列於顯示區31之第一側371;而第六驅動電路356則設置於顯示區31之第二側373。
如第3C圖所示,第一驅動電路351、第二驅動電路352、第三驅動電路353以及第四驅動電路354係沿著與第一方向(Y方向)垂直之第二方向(X方向)依序排列於顯示區31之第一側371;而第五驅動電路355以及第六驅動電路356則沿著與第一方向(Y方向)垂直之第二方向(X方向)依序排列於顯示區31之第二側373。
如第3D圖所示,第一驅動電路351、第二驅動電路352以及第三驅動電路353係沿著與第一方向(Y方向)垂直之第二方向(X方向)依序排列於顯示區31之第一側371;而第四驅動電路354、第五驅動電路355以及第六驅動電路356則沿著與第一方向(Y方向)垂直之第二方向(X方向)依序排列於顯示區31之第二側373。
再如第3E圖所示,第一驅動電路351以及第二驅動電路352係沿著與第一方向(Y方向)垂直之第二方向(X方向)依序排列於顯示區31之第一側371;而第三驅動電路353、第四驅動電路354、第五驅動電路355以及第六驅動電路356則沿著與第一方向(Y方向)垂直之第二方向(X方向)依序排列於顯示區31之第二側373。
更如第3F圖所示,第一驅動電路351係設置於顯示區31之第一側371;而第二驅動電路352、第三驅動電路353、第四驅動電路354、第五驅動電路355以及第六驅動電路356則沿著與第一方向(Y方向)垂直之第二方向(X方向)依序排列於顯示區31之第二側373。
又如第3G圖所示,第一驅動電路351、第二驅動電路352、第三驅動電路353、第四驅動電路354、第五驅動電路355以及第六驅動電路356皆沿著與第一方向(Y方向)垂直之第二方向(X方向)依序排列於顯示區31之第二側373。
同時,如第3H圖至第3J圖所示,本發明亦不限制驅動電路351、352、353、...、35m的排列順序,即驅動電路351、352、353、...、35m可應用交錯的方式排列於顯示區31之第一側371及1或第二側373。所屬技術領域具有通常知識者可依據需求將驅動電路351、352、353、...、35m以不同排列順序設置於顯示區31之第一側371以及第二側373。
據此,第二實施例所述之畫素陣列3將以二維方式進行驅動電路351、352、353、...、35m之電路佈局的排列。據此,畫素陣列3中,驅動電路351、352、353、...、35m之電路佈局的長度將得以縮小,使得應用畫素陣列3的平面顯示裝置之邊框長度隨之減少。
綜上所述,本發明之畫素陣列將可在不大幅改變構造與驅動電路之電路佈局的情況下,以二維方式進行驅動電路之電路佈局的排列。據此,本發明之畫素陣列中,驅動電路之電路佈局的長度將得以縮小,使得應用本發明之畫素陣列的平面顯示裝置之邊框長度隨之減少,進而達成製作同時具有高畫素數量以及體積小之平面顯示裝置的目標。
上述之實施例僅用來例舉本發明之實施態樣,以及闡釋本發明之技術特徵,並非用來限制本發明之保護範疇。任何熟悉本發明所屬技術領域之通常知識者所能輕易完成的改變或均等性安排均屬於本發明所主張之範圍,本發明之權利範圍應以申請專利範圍為準。
1、2、3...畫素陣列
11、21、31...顯示區
111、112、...、11n...行畫素
131、132、...、13m...列畫素
151、152、...、15m...驅動電路
211、371...第一側
213、373...第二側
231、232、...、23m...畫素
23h...畫素之高度
251、252、...、25m...驅動電路
25h...驅動電路之高度
311、312、...、31n...行畫素
331、332、...、33m...列畫素
33h...列畫素之高度
351、352、...、35m...驅動電路
35h...驅動電路之高度
391、392、...、39m...掃描線
Y...第一方向
X...第二方向
第1A至1B圖係為習知平面顯示裝置之畫素陣列之示意圖;
第2A至2J圖係為本發明之第一實施例之示意圖;以及
第3A至3J圖係為本發明之第二實施例之示意圖。
3...畫素陣列
31...顯示區
311、312、...、31n...行畫素
331、332、...、33m...列畫素
33h...列畫素之高度
351、352、...、35m...驅動電路
35h...驅動電路之高度
371...第一側
373...第二側
391、392、...、39m...掃描線
Y...第一方向
X...第二方向
Claims (12)
- 一種畫素陣列,包含:一顯示區,具有一第一側、相對於該第一側之一第二側以及複數個畫素,其中,該等畫素沿一第一方向依序排列;以及複數個驅動電路,分別電性連接該等畫素,其中,該等驅動電路設置於該顯示區之第一側以及該顯示區之第二側,並沿一第二方向依序排列;其中,該等驅動電路包含一第一驅動電路以及一第二驅動電路,該等畫素包含一第一畫素以及一第二畫素,且該第一驅動電路電性連接該第一畫素,該第二驅動電路電性連接該第二畫素,該第一方向以及該第二方向係互相垂直。
- 如請求項1所述之畫素陣列,其中各該等驅動電路之一高度係為各該畫素之一高度之偶數倍。
- 如請求項2所述之畫素陣列,其中該等驅動電路皆設置於該顯示區之第一側以及該顯示區之第二側其中之一。
- 如請求項1所述之畫素陣列,其中各該等驅動電路之一高度係為各該畫素之一高度之奇數倍。
- 如請求項4所述之畫素陣列,其中該等驅動電路皆設置於該顯示區之第一側以及該顯示區之第二側其中之一。
- 如請求項1所述之畫素陣列,其中各該驅動電路係為一移位暫存器。
- 一種畫素陣列,包含:一顯示區,具有一第一側、相對於該第一側之一第二側 以及複數個畫素,其中,該等畫素沿一第一方向依序排列以形成複數排行畫素,並沿一第二方向依序排列以形成複數排列畫素;複數條掃描線,分別電性連接該等畫素;以及複數個驅動電路,分別電性連接該等掃描線,其中,該等驅動電路設置於該顯示區之第一側以及該顯示區之第二側,並沿該第二方向依序排列;其中,該等驅動電路包含一第一驅動電路以及一第二驅動電路,該等掃描線包含一第一掃描線以及一第二掃描線,且該第一驅動電路電性連接該第一掃描線,該第二驅動電路電性連接該第二掃描線,該第一方向以及該第二方向係互相垂直。
- 如請求項7所述之畫素陣列,其中各該等驅動電路之一高度係為各該複數排列畫素之一高度之偶數倍。
- 如請求項8所述之畫素陣列,其中該等驅動電路皆設置於該顯示區之第一側以及該顯示區之第二側其中之一。
- 如請求項7所述之畫素陣列,其中各該等驅動電路之一高度係為各該複數排列畫素之一高度之奇數倍。
- 如請求項10所述之畫素陣列,其中該等驅動電路皆設置於該顯示區之第一側以及該顯示區之第二側其中之一。
- 如請求項7所述之畫素陣列,其中各該驅動電路係為一移位暫存器。
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