TWI398098B - 可提高穩定性之輸出緩衝電路 - Google Patents

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Description

可提高穩定性之輸出緩衝電路
本發明係指一種可提高穩定性之輸出緩衝電路，尤指一種藉由調整運算放大器之訊號輸出路徑阻抗，來提高運算放大器之相位邊限之輸出緩衝電路。
輸出緩衝器(Output Buffer)常用於各式電子裝置中，用來隔離訊號輸入端與輸出端，以避免訊號輸入端受負載影響，並增強推動負載的能力。例如，在液晶顯示裝置中，源極驅動器係藉由輸出緩衝器將液晶面板上的每一像素充電至一相對應的電壓準位，來驅動每一像素所對應的液晶分子。因此，輸出緩衝器之驅動能力與液晶顯示裝置之顯示品質及反應時間有很大的關係。
請參考第1圖，第1圖是一習知源極驅動器10之示意圖。源極驅動器10包含有一移位暫存器(shift register)11、一資料栓鎖器(或稱為線緩衝器)12、一數位類比轉換器13、一輸出緩衝器14及一輸出開關15。其中，移位暫存器11用來根據一時脈訊號CLK，依序接收影像資料DATA。當接收完對應於一水平掃描線之影像資料後，資料栓鎖器12會根據時序控制器(圖未示)所產生之一資料載入訊號LOAD，擷取移位暫存器11中所暫存之資料，以使移位暫存器11可繼續接收下一條水平掃描線之影像資料。接著，數位類比轉換器13將資料栓鎖器12所儲存之數位像素資料轉換為類比電壓，以輸出至輸出緩衝器14。輸出緩衝器14用來提供足夠的驅動能力，而輸出開關15則依序將輸出緩衝器14耦接至相對應的資料線DL，以驅動相對應的資料線DL。
在第1圖中，輸出緩衝器14與輸出開關15被稱為源極驅動器10之輸出緩衝電路。詳細來說，如第2圖所示，輸出緩衝器14包含有一運算放大器110，而輸出開關15包含有一開關SW，用以經由源極驅動器10之一輸出墊片P與相對應資料線DL建立一訊號傳輸路徑。運算放大器110具有一正向輸入端IN+、一反向輸入端IN-及一輸出端OUT。正向輸入端IN+用來接收一類比電壓；而輸出端OUT則耦接於反向輸入端IN-，形成一負回授迴路。運算放大器110係依據正向輸入端IN+所接收之類比電壓，將連接於源極驅動器10之輸出墊片P的資料線DL的電壓驅動至某一電壓準位。然而，為了在不同的時間點驅動同一資料線上不同的像素，源極驅動器10必須時常地更新該類比電壓。因此，當在更新該類比電壓時，源極驅動器10會使開關SW呈現斷路狀態，直到預備驅動資料線DL時，才會使開關SW開啟(turned on)，以將更新後的類比電壓輸出至相對應資料線DL。
當開關SW開啟時，運算放大器110之輸出端OUT係經由輸出墊片P而電性連接至資料線DL。一般來說，輸出電壓之穩定時間主要係由相對應資料線DL之電容負載CLOAD、開關SW的導通電阻值及運算放大器110的輸出電阻值所決定。然而，習知的源極驅動器為了降低功率損耗，不斷地減小輸出緩衝器輸出級之直流電流，造成運算放大器的相位邊限不斷下降，導致穩定時間上升。在此情形下，輸出電壓的測試取值時間亦不得不往後延長，使得測試成本不斷地提高。
因此，本發明之主要目的在於提供一種可提高穩定性之輸出緩衝電路。
本發明揭露一種可提高穩定性之輸出緩衝電路。該輸出緩衝電路包含有一運算放大器、一電容負載及一輸出控制單元。該運算放大器具有一正輸入端、一負輸入端及一輸出端，該輸出端回授耦接於該負輸入端，該運算放大器根據該正輸入端所接收之一輸入電壓，產生具有一相對應準位之一輸出電壓至該輸出端。該輸出控制單元耦接於該運算放大器之該輸出端及該電容負載之間，用來控制該運算放大器之該輸出端與該電容負載間之電性連接，以形成一訊號輸出路徑，並於該訊號輸出路徑形成時，調整該訊號輸出路徑之阻抗大小。
請參考第3圖，第3圖係本發明實施例一輸出緩衝電路30之示意圖。輸出緩衝電路30包含有一運算放大器31、一電容負載CLOAD及一輸出控制單元32。運算放大器31具有一正輸入端IN+、一反輸入端IN-及一輸出端OUT。正輸入端IN+用來接收一類比電壓；而輸出端OUT則耦接於反向輸入端IN-，形成一負回授迴路。運算放大器31根據正輸入端IN+所接收之類比電壓，產生具有一相對應準位之一輸出電壓至輸出端OUT。輸出控制單元32耦接於運算放大器31之輸出端OUT及電容負載CLOAD之間，用來控制運算放大器31之輸出端OUT與電容負載CLOAD間之電性連接，以形成一訊號輸出路徑，並於該訊號輸出路徑形成時，調整該訊號輸出路徑之阻抗大小。
因此，當運算放大器31對電容負載CLOAD進行充電時，本發明實施例可藉由調整其訊號輸出路徑之阻抗大小，控制運算放大器之零點位置，以提高運算放大器之相位邊限。如此一來，可使整體系統穩定度提高，並有效降低穩定時間和測試成本。
在本發明實施例中，輸出控制單元32可包含有複數個輸出開關，分別用來導通或關閉運算放大器31之輸出端OUT與電容負載CLOAD間之電性連接，以形成該訊號輸出路徑，而該訊號輸出路徑之阻抗大小係由導通之開關數量決定。
以第3圖為例，輸出控制單元32包含有兩組CMOS傳輸閘開關，分別由PMOS開關PSW1與NMOS開關NSW1，及PMOS開關PSW2與NMOS開關NSW2所組成，用以根據控制訊號OPC1、OPC2及其反相訊號OPCB1、OPCB2進行操作。關於CMOS傳輸閘開關之原理及操作係本領域具通常知識者所熟知，於此不多加贅述。請參考第4圖，第4圖為第3圖中輸出緩衝電路30之訊號時序圖。首先，在資料載入時相，運算放大器31接收前級電路所輸出之一類比電壓。接著，當輸出緩衝電路30欲利用運算放大器31之輸出電壓對電容負載CLOAD進行充電時(即運算放大器輸出時相)，PMOS開關PSW1、PSW2及NMOS開關NSW1、NSW2會全部開啟。此時，運算放大器31與電容負載CLOAD間之訊號路徑阻抗為一最小值，而使得運算放大器31可快速的對電容負載CLOAD進行充放電。當電容負載CLOAD被充電至一預設準位時(或充電一預設時間之後)，部份CMOS傳輸閘開關會關閉，例如：開關NSW2及PSW2，以提高運算放大器31與電容負載CLOAD間訊號路徑之阻抗大小。
如此一來，本發明實施例可藉由調整訊號輸出路徑之阻抗大小，來控制運算放大器之零點位置，以提高運算放大器之相位邊限，使整體系統穩定度提高，而有效降低穩定時間和測試成本。
另外，控制訊號OPC1、OPC2及其反相訊號OPCB1、OPCB2係由一控制訊號產生單元33產生，其於電容負載CLOAD之充放電準位達到一穩態時，例如：於電容負載CLOAD被充電至一預設準位，或於運算放大器輸出時相開始後之一預設時間，調整控制訊號OPC1、OPC2及其反相訊號OPCB1、OPCB2之邏輯準位，以關閉部份之CMOS傳輸閘開關。
請注意，在本發明實施例中，輸出控制單元32所包含之複數個輸出開關係由CMOS傳輸閘開關實現，用以滿足運算放大器各種輸出電壓準位的需求。然而，在其他實施例中，每一輸出開關亦可由任意形式之電晶體開關實現，例如PMOS開關、NMOS開關或雙載子電晶體開關等，而不限於此。
當然，輸出控制單元32所包含之輸出開關數量亦可根據實際需求進行調整，而不限於此。請參考第5圖，第5圖係本發明另一實施例一輸出緩衝電路50之示意圖。相較於第3圖之輸出緩衝電路30，輸出控制單元52包含有PMOS開關PSW3～PSW6及NMOS開關NSW3～NSW6所組成之四組CMOS傳輸閘開關，其分別根據控制訊號OPC3～OPC6及其反相訊號OPCB3～OPCB6進行操作。請參考第6圖，第6圖為輸出緩衝電路50之訊號時序圖。類似地，在資料載入時相，運算放大器51接收前級電路所輸出之一類比電壓。接著，當輸出緩衝電路50欲利用運算放大器51之輸出電壓對電容負載CLOAD進行充電時(即運算放大器輸出時相)，PMOS開關PSW3～PSW6及NMOS開關NSW3～NSW6會全部開啟。此時，運算放大器51與電容負載CLOAD間之訊號路徑阻抗為一最小值，而使得運算放大器51可對電容負載CLOAD進行快速的充放電。當電容負載CLOAD被充電至一預設準位時(或充電一預設時間之後)，CMOS傳輸閘開關則分時分段依序關閉，以提高運算放大器51與電容負載CLOAD間訊號路徑之阻抗大小。
如此一來，在部分輸出開關依序關閉的過程中，運算放大器之輸出路徑上所看到的阻抗會比輸出開關全數開啟時來得大，而可增加運算放大器相位邊限，使整體系統穩定度提高，有效降低穩定時間和降低測試成本。
另一方面，請參考第7圖，第7圖為本發明又一實施例一輸出緩衝電路70之示意圖。輸出緩衝電路70包含有一運算放大器71、一電容負載CLOAD及一輸出控制單元72。相較於上述實施例，輸出控制單元72僅包含一輸出開關SW1，用來根據一控制訊號OPC，導通或關閉運算放大器71之輸出端OUT與電容負載CLOAD間之電性連接，以形成一訊號輸出路徑。其中，控制訊號OPC係由一控制訊號產生單元73產生，其於電容負載CLOAD之充放電準位達到一穩態時，例如：於電容負載CLOAD被充電至一預設準位，或於運算放大器輸出時相開始後之一預設時間，調整控制訊號OPC之電壓準位，以控制輸出開關SW1之導通程度。如此一來，本發明實施例可藉由輸出開關SW1之導通程度來調整運算放大器71之訊號輸出路徑之阻抗大小。
也就是說，當輸出緩衝電路70欲利用運算放大器71之輸出電壓對電容負載CLOAD進行充電時，輸出開關SW1會完全導通，此時，運算放大器71與電容負載CLOAD間之訊號路徑阻抗為一最小值，而使得運算放大器71可快速的對電容負載CLOAD進行充放電。當電容負載CLOAD被充電至一穩態時，例如達到一預設準位，或充電一預設時間之後，輸出開關SW1會根據控制訊號OPC之準位變化，切換至不完全導通狀態，以提高運算放大器71與電容負載CLOAD間訊號路徑之阻抗大小。
一般來說，輸出開關之控制訊號產生自低壓的邏輯電路，因此需要經過一位準轉換器(Level Shifter)，來達到高壓元件的準位，以控制輸出開關的開啟或關閉。在本實施例中，控制訊號產生單元73包含有位準轉換器LS1～LSn及一多工器MUX。位準轉換器LS1～LSn用來根據一邏輯訊號LG，產生供應電壓準位VDD1～VDDn。多工器MUX耦接於位準轉換器LS1～LSn，則用來根據電容負載CLOAD之充放電準位，切換輸出供應電壓準位VDD1～VDDn，以產生輸出開關SW1之控制訊號OPC。其中，供應電壓準位VDD1～VDDn之關係為VDD1>VDD2>…>VDDn>GND。
在本發明實施例中，輸出開關SW1會於控制訊號OPC之準位為VDD1時完全導通，而於控制訊號OPC之準位為GND時完全關閉。由於輸出開關SW1係由CMOS傳輸閘實現，因此，當控制訊號OPC之準位低於供應電壓準位VDD1時，由CMOS元件的導通特性可以得知，此時輸出開關SW1之阻抗值將高於輸出開關SW1完全導通時之阻抗值。此一阻抗值的提高將會影響運算放大器之零點產生位置，而改善運算放大器之相位邊限，並縮短輸出緩衝電路的穩定時間。
簡言之，本發明實施例係藉由改變輸出開關之電晶體閘極端電壓，控制運算放大器之輸出路徑阻抗大小，以縮短輸出緩衝電路的穩定時間。當然，此實施例之精神並不侷限於所列示圖中，任何藉由調整訊號輸出路徑之阻抗大小而改善穩定性之輸出緩衝電路，皆屬本發明之範圍。
綜上所述，本發明輸出緩衝電路藉由控制運算放大器之輸出路徑阻抗大小，調整運算放大器之零點位置，以縮短穩定時間及測試時間。因此，源極驅動器之測試成本可有效地被降低，而提昇其競爭力。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10．．．源極驅動器
11．．．移位暫存器
12．．．資料栓鎖器
13．．．數位類比轉換器
14．．．輸出緩衝器
15．．．輸出開關
CLK．．．時脈訊號
DATA．．．影像資料
LOAD．．．資料載入訊號
110、31、51、71．．．運算放大器
SW、SW1．．．開關
P．．．輸出墊片
DL．．．資料線
IN+．．．正向輸入端
IN-．．．反向輸入端
OUT．．．輸出端
CLOAD．．．電容負載
30、50、70．．．輸出緩衝電路
32、52、72．．．輸出控制單元
PSW1～PSW6．．．PMOS開關
NSW1～NSW6．．．NMOS開關
OPC、OPC1～OPC6、OPCB1～OPCB6．．．控制訊號
33、53、73．．．控制訊號產生單元
LS1～LSn．．．位準轉換器
MUX．．．多工器
LG．．．邏輯訊號
GND、VDD1～VDDn．．．電壓準位
第1圖是一習知源極驅動器之示意圖。
第2圖係第1圖之源極驅動器之一輸出緩衝電路之示意圖。
第3圖係本發明實施例一輸出緩衝電路之示意圖。
第4圖為第3圖之輸出緩衝電路之訊號時序圖。
第5圖係本發明另一實施例一輸出緩衝電路之示意圖。
第6圖為第5圖之輸出緩衝電路之訊號時序圖。
第7圖為本發明又一實施例一輸出緩衝電路之示意圖。
30．．．輸出緩衝電路
31．．．運算放大器
IN+．．．正向輸入端
IN-．．．反向輸入端
OUT．．．輸出端
CLOAD．．．電容負載
32．．．輸出控制單元
PSW1、PSW2．．．PMOS開關
NSW1、NSW2．．．NMOS開關
OPC1、OPC2、OPCB1、OPCB2．．．控制訊號
33．．．控制訊號產生單元

Claims (6)

  1. 一種可提高穩定性之輸出緩衝電路，包含有：一運算放大器，具有一正輸入端、一負輸入端及一輸出端，該輸出端回授耦接於該負輸入端，該運算放大器根據該正輸入端所接收之一輸入電壓，產生具有一相對應準位之一輸出電壓至該輸出端；一電容負載；一輸出控制單元，耦接於該運算放大器之該輸出端及該電容負載之間，用來控制該運算放大器之該輸出端與該電容負載間之電性連接，以形成一訊號輸出路徑，並於該訊號輸出路徑形成時，調整該訊號輸出路徑之阻抗大小，該輸出控制單元包含有：一輸出開關，用來導通或關閉該運算放大器之該輸出端與該電容負載間之電性連接，以形成該訊號輸出路徑，其中該輸出開關之導通程度決定該訊號輸出路徑之阻抗大小；以及一控制訊號產生單元，耦接於該輸出開關，用來產生該輸出開關之控制訊號，以控制該輸出開關之導通程度，該控制訊號產生單元包含有：複數個位準轉換器(level shifter)，分別根據一邏輯訊號，產生複數個供應電壓準位；以及一多工器，耦接於該複數個位準轉換器，用來切換輸出該複數 個供應電壓準位，以產生該控制訊號。
  2. 如請求項1所述之輸出緩衝器電路，其中該輸出開關係於該運算放大器欲輸出該輸出電壓對該電容負載進行充電時完全導通，而於該電容負載被充電至一預設準位時部份導通，以提高該訊號輸出路徑之阻抗大小。
  3. 如請求項1所述之輸出緩衝器電路，其中該輸出開關係於該運算放大器欲輸出該輸出電壓對該電容負載進行充電時完全導通，而於該電容負載被充電至一預設準位時部份導通，以提高該訊號輸出路徑之阻抗大小。
  4. 如請求項1所述之輸出緩衝器電路，其中該輸出開關係一PMOS開關、一NMOS開關或一CMOS傳輸閘。
  5. 如請求項1所述之輸出緩衝器電路，其係應用於一顯示器驅動電路。
  6. 如請求項5所述之輸出緩衝器電路，其中該顯示器驅動電路係一源極驅動器。
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