TWI397258B - 運算放大器 - Google Patents

Description

運算放大器

本發明是有關於一種放大器，特別是指一種運算放大器。

習知的一種管線式類比/數位轉換裝置以共享運算放大器的架構，將一輸入電壓轉換成一相對應的數位信號，來節省功率和面積的成本。

但是上述類比/數位轉換裝置的缺點為：所共享運算放大器的輸入差動對的閘極電容因前一次的電荷注入，會留下殘值記憶效應，而降低整體的效能。

如圖1所示，美國專利第6,759,898 B1號”dual input differential amplifier”提出一種避免殘值記憶效應的運算放大器。當控制信號phi1=1、phi2=0時，第一電路1遭致能以接收一對差動輸入信號inp1、inn1；而當控制信號phi1=0、phi2=1時，第二電路2遭致能以接收另一對差動輸入信號inp2、inn2。因為該二對輸入差動信號遭分開，所以彼此之間不會存在電荷共享，而達到解決殘值記憶效應的目的。

但是上述運算放大器的缺點為：使用尾電流源200，將限制差動輸出信號的振幅，而降低電路可容忍雜訊的大小。

因此，本發明之目的，即在提供一種避免限制差動輸出信號的振幅、增加可容忍雜訊及減少功率消耗的運算放大器。

該運算放大器，包含：一第一差動電路，電連接於地；一第二差動電路，電連接於一直流電壓和該第一差動電路之間；及一切換裝置，電連接該第一、二差動電路，且該切換裝置選擇性地使各差動電路操作於一差動模式；其中，當該第一差動電路操作於一差動模式，會根據一第一組差動電壓輸出一第一差動電流，且該第一、二差動電路更將起阻抗作用而根據該第一差動電流產生一組差動輸出電壓；當該第二差動電路操作於該差動模式，會根據一第二組差動電壓輸出一第二差動電流，且該第一、二差動電路更將起阻抗作用而根據該第二差動電流產生該組差動輸出電壓。

本發明之另一目的，即在提供另一種運算放大器。

該運算放大器，包含：一直流偏壓電路，用於產生一呈直流的第一偏壓電流；一第一差動電路，耦接該直流偏壓電路；一第二差動電路，耦接該直流偏壓電路；一切換裝置，電連接該第一、二差動電路，且該切換裝置選擇性地使各差動電路操作於一差動模式；及一共模偏壓電路，電連接該切換裝置；其中，當該第一差動電路操作於一差動模式，會耦接該直流偏壓電路以接收該第一偏壓電流，並根據一第一組差動電壓輸出一第一差動電流，且該第一、二差動電路和該共模偏壓電路該更將起阻抗作用而根據該第一差動電流產生一組差動輸出電壓；當該第二差動電路操作於該差動模式，會耦接該直流偏壓電路以接收該第一偏壓電流，並根據一第二組差動電壓輸出一第二差動電流，且該第一、二差動電路和該共模偏壓電路該更將起阻抗作用而根據該第二差動電流產生該組差動輸出電壓；且該共模偏壓電路會根據一共模控制電壓將該組差動輸出電壓的平均值維持於一預設值。

有關本發明之前述及其他技術內容、特點與功效，在以下配合參考圖式之三個較佳實施例的詳細說明中，將可清楚的呈現。

<第一較佳實施例>

如圖2所示，本發明運算放大器之第一較佳實施例，適用於接收一第一組差動電壓和一第二組差動電壓，並進行放大以輸出一組差動輸出電壓Vo+、Vo-。且該運算放大器包含：一第一差動電路A1、一第二差動電路A2、一切換裝置T，及一增益電路G。

該第一差動電路A1用於將所接收的電壓轉換成電流，且包括一第一電晶體NMOS1和一第二電晶體NMOS2，該第一、二電晶體NMOS1、2分別具有一閘極、一汲極和一電連接於地的源極。

該第二差動電路A2用於將所接收的電壓轉換成電流，且包括一第三電晶體PMOS3和一第四電晶體PMOS4，該第三、四電晶體PMOS3、4分別具有一閘極、一汲極和一電連接於一直流電壓VDD的源極。

該切換裝置T則用以切換地傳遞該第一組差動電壓或一第一偏壓電壓Vbn到第一、二電晶體NMOS1、2的閘極，並用以切換地傳遞該第二組差動電壓或一第二偏壓電壓Vbp到PMOS3、4的閘極。較佳地，本例的第一、二組差動電壓不相同，因此於圖式中分別以(Vin1+、Vin1-)、(Vin2+、Vin2-)表示。

值得注意的是，當該切換裝置傳遞第一組差動電壓到第一、二電晶體NMOS1、2的閘極時，會傳遞第二偏壓電壓Vbp到第三、四電晶體PMOS3、4的閘極。而當該切換裝置T傳遞第一偏壓電壓Vbn到第一、二電晶體NMOS1、2的閘極時，會傳遞第二組差動電壓到第三、四電晶體PMOS3、4的閘極。

而各差動電路會因為收到的信號不同，而操作於一差動模式或一偏壓模式。詳細作動情形說明如下。

參閱圖3，當第一、二電晶體NMOS1、2的閘極分別收到第一組差動電壓Vin1+、Vin1-，第一差動電路A1會操作於差動模式而藉由該第一、二電晶體NMOS1、2的汲極輸出一第一差動電流id1。此時，由於該第三、四電晶體PMOS3、4的閘極分別收到第二偏壓電壓Vbp，所以第二差動電路A2會操作於偏壓模式而藉由第三、四電晶體PMOS3、4的汲極輸出二偏壓電流Idc1。該第一、二差動電路A1、A2更將起阻抗作用而根據該第一差動電流id1產生該組差動輸出電壓Vo+、Vo-。

參閱圖4，反之，當第一、二電晶體NMOS1、2的閘極分別收到第一偏壓電壓Vbn，第一差動電路A1會操作於偏壓模式而藉由該第一、二電晶體NMOS1、2的汲極產生二偏壓電流Idc2。此時，由於第三、四電晶體PMOS3、4的閘極分別接收該第二組差動電壓Vin2+、Vin2-，所以第二差動電路A2會操作於差動模式而藉由第三、四電晶體PMOS3、4的汲極輸出該第二差動電流id2。該第一、二差動電路A1、A2更將起阻抗作用而根據該第二差動電流id2產生該組差動輸出電壓Vo+、Vo-。

回歸參閱圖2，詳細來說，該切換裝置T包括電連接第一差動電路A1的二個第一開關S1和二個第二開關S2，且包括電連接第二差動電路A2的二個第一開關S1和二個第二開關S2。每一開關皆具有一第一端、一第二端和一控制端，且各控制端受控制使相關的第一端和第二端於導通與不導通之間切換。

電連接第一差動電路A1的二個第一開關S1，會藉由各自的第一端分別接收該第一組差動電壓Vin1+、Vin1-，且藉由各自的第二端分別電連接該二電晶體NMOS1、2的閘極。

電連接第一差動電路A1的二個第二開關S2，會藉由各自的第一端分別接收第一偏壓電壓Vbn，且藉由各自的第二端分別電連接該二電晶體NMOS1、2的閘極。

另一方面，電連接第二差動電路A2的二個第一開關S1，會藉由各自的第一端分別接收第二偏壓電壓Vbp，且藉由各自的第二端分別電連接該二電晶體PMOS3、4的閘極。

電連接第二差動電路A2的二個第二開關，會藉由各自的第一端分別接收該第二組差動電壓Vin2+、Vin2-，且藉由各自的第二端分別電連接該二電晶體PMOS3、4的閘極。

該切換裝置T根據一控制信號來控制，使得所有第一開關S1同步導通或不導通，也使得所有第二開關S2同步導通或不導通。且值得注意的是，第一、二開關S1、S2的導通期間不會互相重疊(overlap)。

如此，當所有第一開關S1導通而所有第二開關S2不導通時，則第一差動電路A1操作於差動模式，第二差動電路A2操作於偏壓模式。當所有第一開關S1不導通而所有第二開關S2導通時，則第一差動電路A1操作於偏壓模式，第二差動電路A2操作於差動模式。

此外，增益電路G電連接於該第一、二差動電路A1~2之間，以接收來自該第一或二差動電路A1、A2的差動電流。且增益電路G提供一增益以將來自該第一、二差動電路的阻抗作用進行放大，以增加該組差動輸出電壓Vo+、Vo-的幅值。

該增益電路G包括一第五電晶體PMOS5、一第六電晶體PMOS6、一第七電晶體NMOS7、一第八電晶體NMOS8、四個放大單元G1~G4。

該四個放大單元G1~G4的輸入端分別電連接於該四電晶體PMOS5、PMOS6、NMOS7、NMOS8的源極，且四個放大單元G1~G4的輸出端分別電連接於該四電晶體PMOS5、PMOS6、NMOS7、NMOS8的閘極。

該四電晶體PMOS5、PMOS6、NMOS7、NMOS8的源極分別電連接於該四電晶體PMOS3、PMOS4、NMOS1、NMOS2的汲極。

該二電晶體NMOS7、NMOS8的汲極分別電連接於該二電晶體PMOS5、PMOS6的汲極，且輸出該組差動輸出電壓Vo-、Vo+。

本實施例中的第一、二、七、八電晶體NMOS1、2、7、8是一N型金屬氧化物半導體場效電晶體，而該第三、四、五、六電晶體PMOS3~6是一P型金屬氧化物半導體場效電晶體。

又如圖5所示，為第一較佳實施例的變形，其中差別在於：沒有該增益電路G，而是第一差動電路A1直接電連接於第二差動電路A2，且該第一、二差動電路將分別起阻抗作用而根據所產生的差動電流產生該組差動輸出電壓Vo+、Vo-。又此變形的電路操作與上述類似，故不再重述。

而在詳細電路連接方式的差別為：該第一、二電晶體NMOS1、NMOS2的汲極分別電連接於該第三、四電晶體PMOS3、PMOS4的汲極，且輸出該組差動輸出電壓Vo-、Vo+。

上述架構因移除尾端電流源，相較於先前技術可得到更廣的輸出振幅。

<第二較佳實施例>

如圖6所示，本發明運算放大器之第二較佳實施例，適用於接收一第一組差動輸入電壓Vin1+、Vin1-和一第二組差動輸入電壓Vin2+、Vin2-，並進行放大以輸出一組差動輸出電壓Vo+、Vo-。

且該運算放大器包含：一直流偏壓電路D、一第一差動電路B1、一第二差動電路B2、一切換裝置T、一增益電路G、一共模回授電路CF、一共模偏壓電路C。其中，增益電路G會透過該切換裝置T分別耦接到第一差動電路B1、一第二差動電路B2。

直流偏壓電路D用於產生一呈直流的第一偏壓電流IB1，且包括一第十一電晶體PMOS11，該電晶體PMOS11具有一電連接於一直流電壓VDD的源極、一電連接於一偏壓電壓Vbp的閘極、和一輸出該第一偏壓電流IB1的汲極。

第一差動電路B1透過該切換裝置T耦接該直流偏壓電路D，並用於將所接收的電壓轉換成電流，且包括：一第一電晶體PMOS1及一第二電晶體PMOS2。該二電晶體PMOS1、2分別具有一閘極、一源極和一汲極。

該第二差動電路透過該切換裝置T耦接該直流偏壓電路，並用於將所接收的電壓轉換成電流，且包括：一第九電晶體PMOS9及一第十電晶體PMOS10。該二電晶體PMOS9、10分別具有一閘極、一源極和一汲極。

該切換裝置T則用以切換地傳遞該第一組差動電壓或一偏壓電壓Vbp到二電晶體PMOS1、2的閘極，並用以切換地傳遞該第二組差動電壓或該偏壓電壓到PMOS9、10的閘極。較佳地，本例的第一、二組差動電壓相同。

值得注意的是，當該切換裝置T傳遞第一組差動電壓到二電晶體PMOS1、2的閘極時，會傳遞偏壓電壓Vbp到二電晶體PMOS9、10的閘極。而當該切換裝置傳遞偏壓電壓Vbp到二電晶體PMOS1、2的閘極時，會傳遞第二組差動電壓到PMOS9、10的閘極。

而各差動電路B1、B2會因為收到的信號不同，而操作於一差動模式或一偏壓模式。詳細作動情形說明如下。

參閱圖7，當二電晶體PMOS1、2的閘極分別收到第一組差動電壓Vin1+、Vin1-，第一差動電路B1會操作於差動模式而藉由該二電晶體PMOS1、2的汲極輸出一呈交流的第一差動電流id1。此時，由於二電晶體PMOS9、10的閘極分別收到偏壓電壓Vbp，所以第二差動電路B2會操作於偏壓模式而藉由二電晶體PMOS9、10的汲極輸出二第二偏壓電流IB2。該第一、二差動電路B1、B2和該共模偏壓電路C該更將起阻抗作用而根據該第一差動電流id1產生該組差動輸出電壓Vo+、Vo-。

參閱圖8，反之，當二電晶體PMOS1、2的閘極分別收到偏壓電壓Vbp，第一差動電路B1會操作於偏壓模式而藉由二電晶體PMOS1、2的汲極輸出二第三偏壓電流IB3。此時，由於二電晶體PMOS9、10的閘極分別接收該第二組差動電壓Vin2+、Vin2-，所以第二差動電路B2會操作於差動模式而藉由PMOS9、10的汲極輸出該第二差動電流id2。該第一、二差動電路B1、B2和該共模偏壓電路C該更將起阻抗作用而根據該第二差動電流id2產生該組差動輸出電壓Vo+、Vo-。

該增益電路G電連接於該共模偏壓電路C和該切換裝置T，且提供一增益以將來自該第一、二差動電路B1、B2和該共模偏壓電路C的阻抗作用進行放大，以增加該組差動輸出電壓Vo+、Vo-的幅值。

回歸參閱圖6，共模回授(common-mode feedback,CMFB)電路CF，偵測該組差動輸出電壓Vo+、Vo-，而送出一期望將該組差動輸出電壓的共模值調整至一預設值的共模控制電壓V_CMFB ，又此電路的詳細做法可參考「D. Senderowicz,S. Dreyer,J. II. Huggins,C. F. Rahim,and C. A. Laber,”A family of differential NMOS analog circuits for a PCM codes filter chip,”IEEE J. Solid-State Circuits ,vol. SC-17,Dec.1982,pp. 1014-1023」、「R. Castello and P. R. Gray,“A high-performance micropower switched-capacitor filter,”IEEE J. Solid-State Circuits ,vol. SC-20,no. 6,Dec. 1985,pp.1122-1132」，但不限於此文獻所述。

共模偏壓電路C，用以接收該共模控制電壓V_CMFB ，以將該組差動輸出電壓Vo+、Vo-的平均值維持於一預設值。

再者，詳細來說，本例之增益電路G的實施態樣是：包括一第五、六電晶體NMOS5、6、一第七、八電晶體PMOS7、8和四個放大單元G1~G4。其中，該四個放大單元G1~G4的輸入端分別電連接於該等電晶體NMOS5、6、PMOS7、8的源極，且四個放大單元G1~G4的輸出端分別電連接於該等電晶體NMOS5、6、PMOS7、8的閘極。二電晶體PMOS7、8的汲極分別電連接於該二電晶體NMOS5、6的汲極，且輸出該組差動輸出電壓Vo-、Vo+。

而本例之切換裝置T的實施態樣是：包括電連接第一差動電路B1的六個第一開關S1和六個第二開關S2，且包括電連接第二差動電路B2的六個第一開關S1和六個第二開關S2。每一開關皆具有一第一端、一第二端和一控制端，且各控制端受控制使相關的第一端和第二端於導通與不導通之間切換。

電連接第一差動電路B1的該六第一開關S1的其中之二，會藉由各自的第一端分別接收該第一組差動電壓Vin1+、Vin1-，且藉由各自的第二端分別電連接該二電晶體PMOS1、2的閘極。

電連接第一差動電路B1的該六第一開關S1的其中之另二，會藉由各自的第一端分別電連接於該二電晶體PMOS1、2的源極，且藉由各自的第二端分別電連接於該電晶體PMOS11的汲極。

電連接第一差動電路B1的該六第一開關S1的剩餘之二，會藉由各自的第一端分別電連接於該二電晶體NMOS5、6的源極，且藉由各自的第二端分別電連接該二電晶體PMOS1、2的汲極。

電連接第一差動電路B1的該六個第二開關S2的其中之二，會藉由各自的第一端分別接收偏壓電壓Vbp，且藉由各自的第二端分別電連接該二電晶體PMOS1、2的閘極。

電連接第一差動電路B1的該六個第二開關S2的其中之另二，會藉由各自的第一端分別電連接於該二電晶體PMOS1、2的源極，且藉由各自的第二端分別電連接於該直流電壓VDD。

電連接第一差動電路B1的該六個第二開關S2的剩餘之二，會藉由各自的第一端分別電連接於該二電晶體PMOS7、8的源極，且藉由各自的第二端分別電連接於該二電晶體PMOS1、2的汲極。

另一方面，電連接第二差動電路B2的該六個第一開關S1的其中之二，會藉由各自的第一端分別接收該偏壓電壓Vbp，且藉由各自的第二端分別電連接該二電晶體PMOS9、10的閘極。

電連接第二差動電路B2的該六個第一開關S1的其中之另二，會藉由各自的第一端分別電連接於該二電晶體PMOS9、10的源極，且藉由各自的第二端分別電連接於該直流電壓VDD。

電連接第二差動電路B2的該六個第一開關S1的剩餘之二，會藉由各自的第一端分別電連接於該二電晶體PMOS7、8的源極，且藉由各自的第二端分別電連接該二電晶體PMOS9、10的汲極。

電連接第二差動電路B2的該六個第二開關S2的其中之二，會藉由各自的第一端分別接收該第二差動電壓Vin2+、Vin2-，且藉由各自的第二端分別電連接該二電晶體PMOS9、10的閘極。

電連接第二差動電路B2的該六個第二開關S2的其中之另二，會藉由各自的第一端分別電連接於該二電晶體PMOS9、10的源極，且藉由各自的第二端分別電連接於該電晶體PMOS11的汲極。

電連接第二差動電路B2的該六個第二開關S2的剩餘之二，會藉由各自的第一端分別電連接於該二電晶體NMOS5、6的源極，且藉由各自的第二端分別電連接該二電晶體PMOS9、10的汲極。

該切換裝置T根據一控制信號來控制，使得所有第一開關S1同步導通或不導通，也使得所有第二開關S2同步導通或不導通。且值得注意的是，第一、二開關S1、S2的導通期間不會互相重疊(overlap)。

如此，當所有第一開關S1導通而所有第二開關S2不導通時，則第一差動電路B1操作於差動模式，第二差動電路B2操作於偏壓模式。當所有第一開關S1不導通而所有第二開關S2導通時，則第一差動電路B1操作於偏壓模式，第二差動電路B2操作於差動模式。

此外，該共模偏壓電路C的實施態樣是：該共模偏壓電路C電連接於該增益電路G和該共模回授電路CF，且透過切換裝置T耦接到該第一、二差動電路B1、B2。

該共模偏壓電路C包括一NMOS3、4。該二電晶體NMOS3、4的閘極接收來自該共模回授電路CF的該共模控制電壓V_CMFB ，該二電晶體NMOS3、4的源極電連接於地，該NMOS3、4的汲極分別電連接於該二電晶體NMOS5、6的源極。

因本實施例使用由該第一、二差動電路B1、B2、切換裝置T和該增益電路G所構成的折疊式串疊型(folded-cascode)架構，相較於先前技術，可得到較大的輸出振幅。

本實施例中的第三~第六電晶體NMOS3~6是一N型金屬氧化物半導體場效電晶體(NMOS)，而第一、第二、第七~十一電晶體PMOS1、2、7~11是一P型金屬氧化物半導體場效電晶體(PMOS)。

又如圖9所示，為第二較佳實施例的變形，其中差別在於：沒有該增益電路G，又此變形的電路操作與該第二較佳實施例類似，故不再重述。

<第三較佳實施例>

如圖10所示，與第二較佳實施例的差別為將NMOS改成PMOS，而將PMOS改成NMOS，其中，該第三、四電晶體PMOS3、4的源極改成電連接於一直流電壓VDD，而該第十一電晶體NMOS11的源極改成電連接於地，電連接於第一差動電路B1的部分第二開關S2之第二端改電連接於地，電連接於第二差動電路B2的部分第一開關S1之第二端改電連接於地，其餘部分因其連接關係與操作類似，故不再重述。

又如圖11所示，為第三較佳實施例的變形，其中差別在於：沒有該增益電路G，又此變形的電路操作與該第三較佳實施例類似，故不再重述。

又上述所有實施例，不限於用金屬氧化物半導體場效電晶體(MOS)實現，也可改成雙載子接面電晶體(BJT)實現。

綜上所述，將本發明之較佳實施例應用於類比/數位轉換裝置之共享運算放大器的架構中具有以下優點：

1.藉由該第一、二差動電路A1、A2或B1、B2切換於差動模式和偏壓模式中，可消除殘值記憶效應。

2.相較於先前技術，本發明的差動輸出電壓之振幅較大，因此，可容忍較大的雜訊，又因為雜訊正比於(k：波茲曼常數，T：絕對溫度，C：電容值)，所以本發明所推動的電容大小就可以降低，如果不需要推動太大的電容，就可以把MOS大小縮小，使總面積下降，進而減少成本。

3.更因為可容忍較大的雜訊，於供應較小的直流電壓即可達到與先前技術相同的信號雜訊比(SNR)，因此，可減少功率消耗。

惟以上所述者，僅為本發明之較佳實施例而已，當不能以此限定本發明實施之範圍，即大凡依本發明申請專利範圍及發明說明內容所作之簡單的等效變化與修飾，皆仍屬本發明專利涵蓋之範圍內。

A1~2．．．第一、二差動電路

T．．．切換電路

S1~2．．．第一、二開關

G．．．增益電路

G1~4．．．放大單元

NMOS1~2．．．第一、二電晶體

NMOS7~8．．．第七、八電晶體

PMOS3~6．．．第三~六電晶體

D．．．直流偏壓電路

C．．．共模偏壓電路

CF．．．共模回授電路

B1~2．．．第一、二差動電路

PMOS1~2．．．第一、二電晶體

PMOS7~11．．．第七~十一電晶體

NMOS3~6．．．第三~六電晶體

圖1是習知運算放大器的電路圖；

圖2是本發明第一較佳實施例的電路圖；

圖3是該第一較佳實施例輸出第一差動電流的電路圖；

圖4是該第一較佳實施例輸出第二差動電流的電路圖；

圖5是該第一較佳實施例變形的電路圖；

圖6是本發明第二較佳實施例的電路圖；

圖7是該第二較佳實施例輸出第一差動電流的電路圖；

圖8是該第二較佳實施例輸出第二差動電流的電路圖；

圖9是該第二較佳實施例變形的電路圖；

圖10是本發明第三較佳實施例的電路圖；及

圖11是該第三較佳實施例變形的電路圖。

A1~2．．．第一、二差動電路

T．．．切換電路

S1~2．．．第一、二開關

G．．．增益電路

G1~4．．．放大單元

NMOS1~2．．．第一、二電晶體

NMOS7~8．．．第七、八電晶體

PMOS3~6．．．第三~六電晶體

Claims (20)

1. 一種運算放大器，包含：一第一差動電路，電連接於地；一第二差動電路，電連接於一直流電壓和該第一差動電路之間；及一切換裝置，電連接該第一、二差動電路，且該切換裝置選擇性地使各差動電路操作於一差動模式；其中，當該第一差動電路操作於一差動模式，會根據一第一組差動電壓輸出一第一差動電流，且該第一、二差動電路更將起阻抗作用而根據該第一差動電流產生一組差動輸出電壓；當該第二差動電路操作於該差動模式，會根據一第二組差動電壓輸出一第二差動電流，且該第一、二差動電路更將起阻抗作用而根據該第二差動電流產生該組差動輸出電壓。
2. 依據申請專利範圍第1項所述之運算放大器，其中：該第一差動電路包括一第一電晶體和一第二電晶體，該第一、二電晶體分別具有一閘極、一汲極和一電連接於地的源極；該第二差動電路包括一第三電晶體和一第四電晶體，該第三、四電晶體分別具有一閘極、一汲極和一電連接於該直流電壓的源極，其中，該該第一、二電晶體的汲極分別電連接於該該第三、四電晶體的汲極；當該切換裝置傳遞該第一組差動電壓到該第一、二電晶體的閘極且傳遞該第二偏壓電壓到該第三、四電晶體的閘極，則該第一差動電路會藉由該第一、二電晶體的汲極輸出該第一差動電流，且該第二差動電路會藉由該第三、四電晶體的汲極輸出該二偏壓電流；當該切換裝置傳遞該第一偏壓電壓到該第一、二電晶體的閘極且傳遞該第二組差動電壓到該第三、四電晶體的閘極，則該第一差動電路會藉由該第一、二電晶體的汲極產生該二偏壓電流，且該第二差動電路會藉由該第三、四電晶體的汲極輸出該第二差動電流。
3. 依據申請專利範圍第1項所述之運算放大器，更包含：一增益電路，電連接於該第一、二差動電路之間，且提供一增益以將來自該第一、二差動電路的阻抗作用進行放大，以增加該組差動輸出電壓的幅值。
4. 依據申請專利範圍第3項所述之運算放大器，其中，該切換裝置使得各差動電路切換於該差動模式與一偏壓模式間；當該切換裝置使該第一差動電路操作於該差動模式，會使該第二差動電路操作於該偏壓模式而根據一第二偏壓電壓產生二偏壓電流；當該切換裝置使該第一差動電路操作於該偏壓模式，會使該第二差動電路操作於該差動模式，且該第一差動電路會根據一第一偏壓電壓產生該二偏壓電流。
5. 依據申請專利範圍第4項所述之運算放大器，其中：該第一差動電路包括一第一電晶體和一第二電晶體，該第一、二電晶體分別具有一閘極、一汲極和一電連接於地的源極；該第二差動電路包括一第三電晶體和一第四電晶體，該第三、四電晶體分別具有一閘極、一汲極和一電連接於該直流電壓的源極；當該切換裝置傳遞該第一組差動電壓到該第一、二電晶體的閘極且傳遞該第二偏壓電壓到該第三、四電晶體的閘極，則該第一差動電路會藉由該第一、二電晶體的汲極輸出該第一差動電流，且該第二差動電路會藉由該第三、四電晶體的汲極輸出該二偏壓電流；當該切換裝置傳遞該第一偏壓電壓到該第一、二電晶體的閘極且傳遞該第二組差動電壓到該第三、四電晶體的閘極，則該第一差動電路會藉由該第一、二電晶體的汲極產生該二偏壓電流，且該第二差動電路會藉由該第三、四電晶體的汲極輸出該第二差動電流。
6. 依據申請專利範圍第5項所述之運算放大器，其中，該切換裝置包括電連接該第一差動電路的二個第一開關和二個第二開關，及電連接該第二差動電路的二個第一開關和二個第二開關，每一開關皆具有一第一端、一第二端和一控制端，且各控制端受控制使相關的第一端和第二端於導通與不導通之間切換；電連接該第一差動電路的該二個第一開關，會藉由各自的第一端分別接收該第一組差動電壓，且藉由各自的第二端分別電連接該第一、二電晶體的閘極；電連接該第一差動電路的該二個第二開關，會藉由各自的第一端分別接收該第一偏壓電壓，且藉由各自的第二端分別電連接該第一、二電晶體的閘極；電連接該第二差動電路的該二個第一開關，會藉由各自的第一端分別接收該第二偏壓電壓，且藉由各自的第二端分別電連接該第三、四電晶體的閘極；電連接第二差動電路的該二個第二開關，會藉由各自的第一端分別接收該第二組差動電壓，且藉由各自的第二端分別電連接該第三、四電晶體的閘極。
7. 依據申請專利範圍第6項所述之運算放大器，其中，該增益電路包括一第五電晶體、一第六電晶體、一第七電晶體、一第八電晶體和四個放大單元；該四個放大單元的輸入端分別電連接於該第五~第八電晶體的源極，且該四個放大單元的輸出端分別電連接於該第五~第八電晶體的閘極；該第五~第八電晶體的源極分別電連接於該第三、四、一、二電晶體的汲極；該第七、八電晶體的汲極分別電連接於該第五、六電晶體的汲極，且輸出該組差動輸出電壓。
8. 依據申請專利範圍第7項所述之運算放大器，其中，該第一、二、七、八電晶體是一N型金屬氧化物半導體場效電晶體；該第三、四、五、六電晶體是一P型金屬氧化物半導體場效電晶體。
9. 一種運算放大器，包含：一直流偏壓電路，用於產生一呈直流的第一偏壓電流；一第一差動電路，耦接該直流偏壓電路；一第二差動電路，耦接該直流偏壓電路；一切換裝置，電連接該第一、二差動電路，且該切換裝置選擇性地使各差動電路操作於一差動模式；及一共模偏壓電路，電連接該切換裝置；其中，當該第一差動電路操作於一差動模式，會透過該切換裝置耦接該直流偏壓電路以接收該第一偏壓電流，並根據一第一組差動電壓輸出一第一差動電流，且該第一、二差動電路和該共模偏壓電路該更將起阻抗作用而根據該第一差動電流產生一組差動輸出電壓；當該第二差動電路操作於該差動模式，會透過該切換裝置耦接該直流偏壓電路以接收該第一偏壓電流，並根據一第二組差動電壓輸出一第二差動電流，且該第一、二差動電路和該共模偏壓電路該更將起阻抗作用而根據該第二差動電流產生該組差動輸出電壓；且該共模偏壓電路會根據一共模控制電壓將該組差動輸出電壓的平均值維持於一預設值。
10. 依據申請專利範圍第9項所述之運算放大器，其中，該切換裝置使得各差動電路切換於該差動模式與一偏壓模式間；當該切換裝置使該第一差動電路操作於該差動模式，會使該第二差動電路操作於該偏壓模式而根據一偏壓電壓產生二個第二偏壓電流；當該切換裝置使該第一差動電路操作於該偏壓模式，會使該第二差動電路操作於該差動模式，且該第一差動電路會根據該偏壓電壓產生二個第三偏壓電流。
11. 依據申請專利範圍第10項所述之運算放大器，其中：該第一差動電路包括一第一電晶體及一第二電晶體，該第一、二電晶體分別具有一閘極、一源極和一汲極；該第二差動電路包括：一第九電晶體及一第十電晶體，該第九、十電晶體分別具有一閘極、一源極和一汲極；該切換裝置用以切換地傳遞該第一組差動電壓或該偏壓電壓到該第一或第二電晶體的閘極，並用以切換地傳遞該第二組差動電壓或該偏壓電壓到該第九或第十電晶體的閘極，且更切換地傳遞該第一偏壓電流到該第一、二電晶體的源極或該第九、十電晶體的源極；當該切換裝置傳遞該第一組差動電壓到該第一、二電晶體的閘極且傳遞該偏壓電壓到該第九、十電晶體的閘極，該第一差動電路會藉由該第一、二電晶體的源極接收該第一偏壓電流，且藉由該第一、二電晶體的汲極輸出該第一差動電流，而該第二差動電路會藉由該第九、十電晶體的汲極輸出該二第二偏壓電流；當該切換裝置傳遞該偏壓電壓到該第一、二電晶體的閘極且傳遞該第二組差動電壓到該第九、十電晶體的閘極，該第一差動電路會藉由該第一、二電晶體的汲極輸出該二第三偏壓電流，而該第二差動電路會藉由該第九、十電晶體的源極接收該第一偏壓電流，且藉由該第九、十電晶體的汲極輸出該第二差動電流。
12. 依據申請專利範圍第11項所述之運算放大器，更包含：一增益電路，電連接於該共模偏壓電路和該切換裝置，且提供一增益以將來自該第一、二差動電路和該共模偏壓電路的阻抗作用進行放大，以增加該組差動輸出電壓的幅值。
13. 依據申請專利範圍第12項所述之運算放大器，其中，該增益電路包括一第五電晶體、一第六電晶體、一第七電晶體、一第八電晶體和四個放大單元；該四個放大單元的輸入端分別電連接於該第五~第八電晶體的源極，且該四個放大單元的輸出端分別電連接於該第五~第八電晶體的閘極；該第五、六電晶體的源極分別電連接於該第三、四電晶體的汲極，且該第七、八電晶體的源極分別藉由該切換裝置耦接到該第一、二電晶體的汲極；該第七、八電晶體的汲極分別電連接於該第五、六電晶體的汲極，且輸出該組差動輸出電壓。
14. 依據申請專利範圍第13項所述之運算放大器，其中，該直流偏壓電路包括一第十一電晶體，該第十一電晶體具有一電連接於一直流電壓的源極、一電連接於該偏壓電壓的閘極、和一輸出該第一偏壓電流的汲極。
15. 依據申請專利範圍第14項所述之運算放大器，其中，該切換裝置包括電連接該第一差動電路的六個第一開關和六個第二開關，及電連接第二差動電路的六個第一開關和六個第二開關，每一開關皆具有一第一端、一第二端和一控制端，且各控制端受控制使相關的第一端和第二端於導通與不導通之間切換；電連接該第一差動電路的該六第一開關的其中之二，會藉由各自的第一端分別接收該第一組差動電壓，且藉由各自的第二端分別電連接該第一、二電晶體的閘極；電連接該第一差動電路的該六第一開關的其中之另二，會藉由各自的第一端分別電連接於該第一、二電晶體的源極，且藉由各自的第二端分別電連接於該第十一電晶體的汲極；電連接該第一差動電路的該六第一開關的剩餘之二，會藉由各自的第一端分別電連接於該第五、六電晶體的源極，且藉由各自的第二端分別電連接該第一、二電晶體的汲極；電連接該第一差動電路的該六個第二開關的其中之二，會藉由各自的第一端分別接收該偏壓電壓，且藉由各自的第二端分別電連接該第一、二電晶體的閘極；電連接該第一差動電路的該六個第二開關的其中之另二，會藉由各自的第一端分別電連接於該第一、二電晶體的源極，且藉由各自的第二端分別電連接於一直流電壓；電連接該第一差動電路的該六個第二開關的剩餘之二，會藉由各自的第一端分別電連接於該第七、八電晶體的源極，且藉由各自的第二端分別電連接於該第一、二電晶體的汲極；電連接該第二差動電路的該六個第一開關的其中之二，會藉由各自的第一端分別接收該偏壓電壓，且藉由各自的第二端分別電連接該第九、十電晶體的閘極；電連接該第二差動電路的該六個第一開關的其中之另二，會藉由各自的第一端分別電連接於該第九、十電晶體的源極，且藉由各自的第二端分別電連接於該直流電壓；電連接該第二差動電路的該六個第一開關的剩餘之二，會藉由各自的第一端分別電連接於該第七、八電晶體的源極，且藉由各自的第二端分別電連接該第九、十電晶體的汲極；電連接該第二差動電路的該六個第二開關的其中之二，會藉由各自的第一端分別接收該第二差動電壓，且藉由各自的第二端分別電連接該第九、十電晶體的閘極；電連接第二差動電路的該六個第二開關的其中之另二，會藉由各自的第一端分別電連接於該第九、十電晶體的源極，且藉由各自的第二端分別電連接於該第十一電晶體的汲極。電連接該第二差動電路的該六個第二開關的剩餘之二，會藉由各自的第一端分別電連接於該第五、六電晶體的源極，且藉由各自的第二端分別電連接該第九、十電晶體的汲極。
16. 依據申請專利範圍第15項所述之運算放大器，其中，該共模偏壓電路包括一第三電晶體和一第四電晶體；該第三、四電晶體的汲極分別電連接於該第五、六電晶體的源極，該第三、四電晶體的源極分別電連接於地，該第三、四電晶體的閘極電連接於該共模控制電壓。
17. 依據申請專利範圍第16項所述之運算放大器，其中，該第三~第六電晶體是一N型金屬氧化物半導體場效電晶體；該第一、第二、第七~十一電晶體是一P型金屬氧化物半導體場效電晶體。
18. 依據申請專利範圍第10項所述之運算放大器，其中：該共模偏壓電路包括一第三電晶體和一第四電晶體；該第三、四電晶體的汲極分別電連接於該第五、六電晶體的源極，該第三、四電晶體的源極分別電連接於一直流電壓，該第三、四電晶體的閘極接收該共模控制電壓；該直流偏壓電路包括一第十一電晶體，該第十一電晶體具有一電連接於地的源極、一電連接於該偏壓電壓的閘極，和一產生該第一偏壓電流的汲極。
19. 依據申請專利範圍第18項所述之運算放大器，其中，該第三~第六電晶體是一P型金屬氧化物半導體場效電晶體；該第一、第二、第七~十一電晶體是一N型金屬氧化物半導體場效電晶體。
20. 依據申請專利範圍第9項所述之運算放大器，更包含：一共模回授電路，偵測該組差動輸出電壓，而送出期望將該組差動輸出電壓的共模值調整至該預設值的該共模控制電壓。