TWI395101B - 非揮發性記憶體裝置及減少非揮發性記憶體裝置的資料傳輸時間之方法 - Google Patents

非揮發性記憶體裝置及減少非揮發性記憶體裝置的資料傳輸時間之方法 Download PDF

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Description

非揮發性記憶體裝置及減少非揮發性記憶體裝置的資料傳輸時間之方法
本發明大體上係有關於非揮發性記憶體裝置，以及更特別的是有關於具有兩層內部快取記憶體之快閃或EEPROM裝置。
通常，一記憶體裝置將耦接至一外部控制裝置(例如：一微處理器)。可以將微處理器併入一個人電腦、一個人數位助理、一電話、一相機或需要一非揮發性記憶體之其它裝置。包括PDA、無線裝置及行動電話之許多裝置持續發展及併入新的多功能能力。新的能力包括網頁取用、一數位相機、攝影機及音樂儲存。要成為可銷售，這些新裝置必須在較低成本下及以較小空間提供新的能力。此外，非揮發性記憶體裝置必須具有較高能力、改善速度及改善介面彈性。
例如：在行動電話市場中，先前只有聲音的行動電話使用約4至8百萬位元組之記憶體以儲存像電話號碼、撥叫紀錄或訊息之資料。目前，消費者需要有很多特性之行動電話。新的行動電話裝置現在包括網際網路瀏覽器、文字訊息、遊戲、爪哇(Java)應用程式、音樂及數位相機。這些示範性應用程式具有已造成記憶體需求的增加。通常，行動電話製造商現在使用64至256百萬位元組或更多記憶體以儲存包括圖片及音樂之大量資料。
當設計行動電話時，可以有許多記憶體選擇；一多功能行動電話之傳統記憶體架構可以使用用於碼儲存之NOR快閃記憶體、用於工作區之PSRAM及用於資料儲存之NAND快閃記憶體。一些設計者亦包括用於備份之SRAM。NAND快閃記憶體目前每位元具有較低成本，然而NAND快閃記憶體相較於其它記憶體型態亦具有一較慢隨機存取時間，及沒有位元組層次程式化之能力。
NAND快閃記憶體之讀取週期時間可以約為25毫秒。然而，在典型應用程式中，將儲存資料讀入一頁暫存器及可以在50奈秒時脈週期內從記憶體裝置連續地時控該資料。例如：Hewitt等人之美國專利第5,488,711號描述一用以減少將資料載入一EEPROM裝置所需之時間的寫入快取記憶體。雖然Hewitt等人所述之架構改善該記憶體裝置之效能，但是可使用不同或改良架構以進一步增加效能。
一種非揮發性記憶體裝置利用兩個部分或層之快取記憶體以減少它讀取及寫入資料所花費之時間。特別地，配置該快取記憶體及頁暫存器，以便將所讀取之頁的資料拷貝至一第一層之快取記憶體。讀取複數頁之資料以填滿該第一部分之快取記憶體。當該第一部分之快取記憶體填滿時，讀取另一頁之資料，以及將在頁暫存器及該第一部分之快取記憶體中所儲存的資料拷貝至一第二部分之快取記憶體。然後，在將該第二部分之快取記憶體中的複數頁之資料拷貝至一輸入-輸出電路及連續地傳送一在該記憶 體裝置之外部的裝置同時，實施一讀取或寫入操作。(一串列傳送亦有關於位元/位元組/字元串列傳送。)
參考圖1，一示範性非揮發性記憶體裝置100包括一用以儲存資料之記憶體陣列10、複數個感測放大器11、一資料暫存器20、一快取暫存器30、一輸入-輸出電路40及一控制邏輯電路50。記憶體陣列10通常為一耦接至許多感測放大器11之大容量NAND快閃記憶體，其具有可在一單一讀取週期內提供一頁資料(例如：528×16)之能力。其他頁暫存器容量(Alternative page register capacities)可以是256×16、264×16、512×8、2112×8、4096×8或4224×8。所儲存資料或多頁資料可以額外地包括額外位元(例如：錯誤校正碼或錯誤校正位元)。
控制邏輯電路50協調或控制在記憶體裝置中之資料傳送。可以實施控制邏輯電路50成為一狀態機或一微控制器或任何順序控制器。在一具體例中，控制邏輯電路50從一在該記憶體裝置100之外部的裝置接收指令。例如：可以將一讀取指令或一寫入指令提供至記憶體裝置100，隨後提供在該記憶體陣列10中之一位址或位址範圍。回應上述指令及位址(範圍)，控制邏輯電路50控制耦接至該記憶體陣列10之字元線及位元線以從記憶體陣列10定址及讀取資料。
此外，控制邏輯電路50協調或控制在記憶體陣列10與資料暫存器20間之資料的傳送。控制邏輯電路50亦協調在資料暫存器20與L1快取記憶體31間之資料的傳送或拷貝，及在資料暫存器20或L1快取記憶體31與L2快取記憶體32間之資料的傳送或拷貝，以及控制邏輯電路50協調在L2快取記憶體32與輸入－輸出電路40間之資料的傳送或拷貝。在一具體例中，輸入－輸出電路40包含一管線暫存器。
在一讀取操作期間，將記憶體陣列10中所儲存之資料經由該等感測放大器11傳送至資料暫存器20。資料暫存器20選擇性地耦接至第一層之L1快取記憶體31及將資料暫存器20中所暫時儲存之資料係拷貝至L1快取記憶體31之一選擇部分。資料持續從記憶體陣列10被讀取至資料暫存器20中及被拷貝至L1快取記憶體31，直到L1快取記憶體31已填滿資料為止。然後，將在L1快取記憶體31中所儲存之資料係拷貝至L2快取記憶體32。將在L2快取記憶體32中所儲存之資料的部分傳送或拷貝至輸入－輸出電路40。接著，輸入－輸出電路40連續地輸出該資料，然而資料暫存器20及L1快取記憶體31同時實施下一讀取週期。(一串列傳送亦可涉及位元/位元組/字元串列傳送。)
在另一情況中，輸入－輸出電路40亦可以直接耦接至L1快取記憶體31及可以連續地從L1快取記憶體31直接傳送資料。
參考圖2，在位元線(D)301上將一邏輯位元資料提供至一L2快取記憶體位元儲存電路300及藉由致能一資料致能線(CLK)302將邏輯位元資料鎖存在L2快取記憶體位元儲存電路300。可以在位元線301上從資料暫存器20(圖1)、從一L1快取記憶體位元儲存電路之輸出或從一資料匯流排110提供一邏輯位元資料。資料致能線302將邏輯位元資料鎖存在該電路中。在一具體例中，藉由在資料致能線302上所呈現之一上升邊緣時脈脈衝來鎖存該資料。在另一具體例中，L2快取記憶體位元儲存電路300包括一L2快取記憶體組線(S)303。L2快取記憶體組線303設定L2快取記憶體位元儲存電路300之邏輯狀態成為一預定值。L2快取記憶體位元儲存電路300之輸出線(Q)304係耦接至一輸出致能裝置305。例如：藉由一L2位址解碼線306控制輸出致能裝置305以選擇性地將資料從L2快取記憶體位元儲存電路300耦合至一輸入-輸出(I/O)電路40(圖1)。
在圖3中，顯示一資料暫存器20、快取暫存器30及I/O電路40(圖1)之示範性具體例。資料暫存器20具有可儲存來自記憶體陣列10之單一頁資料的容量(未顯示於圖2中)。L1快取記憶體31及L2快取記憶體32兩者具有可儲存來自資料暫存器20之多頁資料的容量。
在一讀取操作期間，將一頁資料從記憶體陣列10讀取至資料暫存器20中及使用複數個選擇裝置104、105及106將資料暫存器頁(the data register page)拷貝至複數個L1位元陣列101、102及103中之一。在一具體例中，將一第一頁之資料讀取至資料暫存器20及在一資料匯流排110上呈現該等資料值。該等選擇裝置104、105及106 中之至少一者耦接資料匯流排110至一選擇L1位元陣列101、102及103。例如：啟動選擇裝置106以耦接資料匯流排110至L1位元陣列2 103。然後，將該資料暫存器頁拷貝至該L1位元陣列2 103。同時，該選擇裝置2 105及該選擇裝置1 104沒有主動地耦合資料匯流排110至L1位元陣列1 102或至L1位元陣列0 101。
在已將第一資料暫存器頁從資料暫存器20拷貝至L1位元陣列2 103之後，以來自記憶體陣列10之一第二頁的資料重寫該資料暫存器頁。複數頁之資料持續從記憶體陣列10被讀取至資料暫存器20中，直到所有L1位元陣列101、102及103已具有拷貝資料及該L1快取記憶體31已填滿資料為止。將第二及第三資料暫存器頁從資料暫存器20拷貝至L1位元陣列1 102及L1位元陣列0 101。當該等L1位元陣列101、102及103填滿資料時，實施另一讀取操作及將一頁之資料從記憶體陣列10讀取至資料暫存器20。在另一具體例中，可以將一資料暫存器頁拷貝至任何單一選擇L1位元陣列101、102及103或拷貝至複數個L1位元陣列。在一替代具體例中，將第一資料暫存器頁從資料暫存器20直接拷貝至一單一選擇L2位元陣列201、202、203及204或從資料暫存器20拷貝在L2快取記憶體32中之複數個位元陣列。
接著，將在資料暫存器20中及在L1快取記憶體31中之資料係拷貝至對應L2位元陣列201、202、203及204中。將在資料暫存器20中之該頁資料經由選擇裝置0 108拷貝至L2位元陣列0 201，以及在一單一週期內將該等L1 位元陣列101、102及103拷貝至該等對應L2位元陣列202、203及204。接著，將L2快取記憶體32中之資料係拷貝至一輸入-輸出電路40。然後，輸入-輸出電路40在例如記憶體裝置100之一接腳或線上連續地將儲存資料一位元接一位元地輸出至一外部裝置(例如：一微處理器)(未顯示)。
在一具體例中，一字元接一字元地輸出一整頁之資料(四個資料暫存器頁)。複數條線可以以並列方式提供多個位元之資料，其中以該字元之每一線提供一串流之資料位元至一外部裝置(未顯示)來輸出該資料。例如：在16條線上呈現一16-位元字元之資料及該16-位元字元之每一位元提供一串流之資料，以便將一示範頁528×16之資料輸出至微處理器。在另一範例中，將在輸入-輸出電路40中之資料提供至一外部裝置以做為一64-位元字元(並列之64位元)，以連續地時控64-位元字元之每一位元有264個週期以提供整頁之資料至外部裝置或微處理器。在另一情況中，可以將並列之任何數目位元提供至一外部裝置。此外，在其它具體例中，該等資料線可以包括額外位元(例如：錯誤檢查碼或錯誤校正位元)。
參考圖5，實施一示範性讀取操作500。存取及拷貝510在一記憶體陣列10中之一頁資料至一資料暫存器20。接下來，將在資料暫存器20中之該頁資料拷貝520至一L1快取記憶體31。判斷530是否該L1快取記憶體已填滿。如果L1快取記憶體31未填滿，則存取及拷貝510在記憶 體陣列10中之另一頁資料至資料暫存器20，以及將一新頁之資料從資料暫存器20拷貝520至L1快取記憶體31。如果L1快取記憶體31已填滿，則存取及拷貝540在記憶體陣列10中之另一頁資料至資料暫存器20。當L1快取記憶體31及資料暫存器20填滿資料時，判斷550是否L2快取記憶體32是可利用的。如果L2快取記憶體32是不可利用的，則保持在L1快取記憶體31中之資料及在資料暫存器20中之資料，以及在一具體例中，執行560一預定等待週期，或在另一情況中，實施一"不作業"指令，直到L2快取記憶體32係可利用為止。當L2快取記憶體32係可利用時，將在L1快取記憶體31中之資料及在資料暫存器20中之資料拷貝570至L2快取記憶體32。然後，將在L2快取記憶體32中之資料拷貝580至輸入-輸出電路40，同時實施涉及資料暫存20及L1快取記憶體31之資料讀取操作510、520、530及540。
圖4描述一用於一記憶體裝置寫入操作之示範性L1及L2 32快取記憶體電路之方塊圖。相似於圖3，L1快取記憶體31配置有三個L1位元陣列101、102及103以及L2快取記憶體32配置成具有四個L2位元陣列201、202、203及204。該等L2快取記憶體32資料輸出線401、402、403及404對應地耦接至一多工器310及L1位元陣列101、102及103。在一寫入操作期間，將資料從輸入-輸出電路40拷貝至L2快取記憶體32。然後，將在L2快取記憶體32中之資料拷貝至L1快取記憶體31或至資料暫 存器20及寫入記憶體陣列10。
多工器310選擇性地耦接L2位元陣列0 201及該等L1位元陣列101、102及103至資料暫存器20。在輸入-輸出電路40已提供充分資料以填滿該等L2位元陣列201、202、203及204後，將在三個L2位元陣列202、203及204中之整頁資料拷貝至對應L1快取記憶體位元陣列101、102及103。多工器310選擇性地經由多工器選擇線311耦接L2位元陣列0 201至資料暫存器20及將在L2位元陣列0 201中之該頁資料拷貝至資料暫存器20。當正在將該等L2位元陣列202、203及204拷貝至該等L1位元陣列101、102及103時，對該記憶體陣列10實施一第一寫入操作。
在一具體例中，設定該等L2位元陣列201、202、203及204至一預定值。接著，將新資料從輸入-輸出電路40拷貝至L2位元陣列201、202、203及204，以及同時，將在L1快取記憶體31中之多頁資料拷貝至資料暫存器20及寫入至記憶體陣列10(圖1)。在另一具體例中，當在一寫入操作期間需要時，控制邏輯電路50(圖1)可以控制或傾斜任何程式化電壓(向上或向下)。在一替代具體例中，控制邏輯電路50或一微控制器(未顯示)可以暫停或停止其它指令之執行，直到一電壓斜波或寫入週期完成為止。
參考圖6，實施一示範性寫入操作600。將在記憶體裝置100(圖1)中所儲存之資料從一外部裝置(未顯示)經由I/O電路40提供610至該記憶體裝置100。當I/O電路40填滿資料時，將該資料拷貝620至一L2快取記憶體32。判斷630是否該L2快取記憶體32填滿。一決定亦可以根據是否從I/O 40之一L2快取記憶體32寫入操作係完成。例如：如果使用者決定只寫入L2快取記憶體32之一部分(不是整個L2快取記憶體32)。在此範例中，在使用者寫入該資料前，初始化整個L2快取記憶體，因而在完成從輸入－輸出電路40至L2快取記憶體32之使用者資料傳送時將部分填充L2快取記憶體32資料傳送至L1快取記憶體31。
當L2快取記憶體32填滿時，一第二判斷640是否L1快取記憶體31已完成任何先前操作及係可利用的。如果L1快取記憶體31係不可利用的，保持在L2快取記憶體32中之資料，以及在一具體例中，執行650一預定等待期間，或在另一情況中，實施一"不作業"指令，直到L1快取記憶體31係可利用的。當L1快取記憶體31係可利用的時，將在L2快取記憶體32中之資料拷貝660至L1快取記憶體31。接下來，一頁接一頁地將在L1快取記憶體31中之資料拷貝670至一資料暫存器20及一頁接一頁地從資料暫存器寫入一記憶體陣列10，同時輸入610額外資料及拷貝620該額外資料至L2快取記憶體32，直到判斷630 L2快取記憶體32填滿為止。
熟習該項技藝者將認知到可在所附請求項之精神及範圍內以修改及變更來實施本發明以及熟習該項技藝者在研讀及了解上述說明時將明顯易知許多其它具體例。例如：熟習該項技藝者將認知到資料傳送及拷貝可以是一個位元接一個位元、一個字元接一個字元或一頁接一頁。熟習技藝者將進一步認知到本發明之陣列並不侷限於一特定頁大小。相較於上述具體例及範例，L1及L2位元陣列頁之數目可以是不同的。此外，可以使用各種頁大小實施輸入-輸出電路40、L1快取記憶體31及L2快取記憶體32之其它具體例以傳送或拷貝多頁資料。並且，L1及L2快取記憶體頁可以是一單一快取記憶體，其具有可以被彈性控制之複數個頁。此外，亦可以將為了一讀取操作耦接至第一層之快取記憶體(L1)的選擇裝置併入或耦接至所述之電路以實施一寫入操作，以及可藉由一單一電路配置來實施所述之讀取及寫入操作。因而，將該說明視為描述用而非限定用。因此，應該以該等所附請求項與對該等請求項所賦予之均等物的全部範圍來決定本發明之範圍。
10．．．記憶體陣列
11．．．感測放大器
20．．．資料暫存器
30．．．快取暫存器
31．．．L1快取記憶體
32．．．L2快取記憶體
40．．．輸入－輸出電路
50．．．控制邏輯電路
100．．．非揮發性記憶體裝置
101．．．L1位元陣列
102．．．L1位元陣列
103．．．L1位元陣列
104．．．選擇裝置
105．．．選擇裝置
106．．．選擇裝置
108．．．選擇裝置
110．．．資料匯流排
201．．．L2位元陣列
202．．．L2位元陣列
203．．．L2位元陣列
204．．．L2位元陣列
300．．．L2快取記憶體位元儲存電路
301．．．位元線
302．．．資料致能線
303．．．L2快取記憶體組線
304．．．輸出線
305．．．輸出致能裝置
306．．．L2位址解碼線
310．．．多工器
401．．．L2快取記憶體32資料輸出線
402．．．L2快取記憶體32資料輸出線
403．．．L2快取記憶體32資料輸出線
404．．．L2快取記憶體32資料輸出線
圖1係一具有一資料暫存器、一L1快取記憶體及一L2快取記憶體之記憶體裝置的示範性方塊圖。
圖2係在一L2位元陣列中之一示範性L2快取記憶體位元選擇電路的方塊圖。
圖3係圖1之用於一記憶體讀取操作的一示範性L1及L2快取記憶體電路之方塊圖。
圖4係圖1之用於一記憶體寫入操作的一替代示範性L1及L2快取記憶體電路之方塊圖。
圖5係依據本發明之一示範性讀取操作的流程圖。
圖6係依據本發明之一示範性寫入操作的流程圖。
10．．．記憶體陣列
11．．．感測放大器
20．．．資料暫存器
30．．．快取暫存器
31．．．L1快取記憶體
32．．．L2快取記憶體
40．．．輸入－輸出電路
50．．．控制邏輯電路
100．．．非揮發性記憶體裝置

Claims (20)

  1. 一種非揮發性記憶體裝置，包括：一記憶體陣列，配置成用以儲存資料；一資料暫存器，選擇性地耦接至該記憶體陣列，該資料暫存器配置成用以在該記憶體陣列與該資料暫存器間拷貝至少一頁資料；一第一部分之快取記憶體，選擇性地耦接至該資料暫存器，該第一部分之快取記憶體配置成用以在該資料暫存器與該第一部分之快取記憶體間拷貝該至少一頁資料；一第二部分之快取記憶體，選擇性地耦接至該資料暫存器及該第一部分之快取記憶體，該第二部分之快取記憶體配置成用以在該第一部分之快取記憶體與該第二部分之快取記憶體間拷貝該至少一頁資料；一輸入-輸出電路，選擇性地耦接至該第二部分之快取記憶體，該輸入-輸出電路配置成用以連續地輸出該至少一頁資料之複數個資料位元；以及一控制邏輯電路，選擇性地耦接至該記憶體陣列，該資料暫存器、該第一部分之快取記憶體、該第二部分之快取記憶體及該輸入-輸出電路，該控制邏輯電路配置成用以選擇性地耦接該第二部分之快取記憶體至該輸入-輸出電路以在該第二部分之快取記憶體與該輸入-輸出電路間拷貝資料，該控制邏輯電路進一步配置成用以同時選擇性地耦接該記憶體陣列至該資料暫存器以在該記憶體陣列與該資料暫存器間拷貝資料或同時選擇性地耦接該資料暫 存器至該第一部分之快取記憶體以在該資料暫存器與該第一部分之快取記憶體間拷貝資料。
  2. 如申請專利範圍第1項之非揮發性記憶體裝置，其中該資料暫存器配置成用以儲存至少256個字元之資料。
  3. 如申請專利範圍第1項之非揮發性記憶體裝置，其中該第一層之快取記憶體配置成用以儲存至少三頁之資料。
  4. 如申請專利範圍第1項之非揮發性記憶體裝置，其中該第二層之快取記憶體配置成用以儲存至少四頁之資料。
  5. 如申請專利範圍第1項之非揮發性記憶體裝置，其中該輸入-輸出電路配置成用以針對一並列字元之每一位元連續地輸出資料。
  6. 如申請專利範圍第1項之非揮發性記憶體裝置，其中該控制邏輯電路進一步配置成用以在該資料暫存器與該第二層之快取記憶體間拷貝該至少一頁資料。
  7. 如申請專利範圍第1項之非揮發性記憶體裝置，其中該第一層之快取記憶體藉由一多工器耦接至該資料暫存器。
  8. 如申請專利範圍第1項之非揮發性記憶體裝置，其中該第二層之快取記憶體藉由一多工器耦接至該資料暫存器。
  9. 一種用以減少一非揮發性記憶體裝置之資料傳送時間之方法，包括：在一非揮發性記憶體陣列與一資料暫存器間拷貝至少一頁資料； 在該資料暫存器與一第一層之快取記憶體間拷貝該至少一頁資料；在該第一層之快取記憶體與一第二層之快取記憶體間拷貝該至少一頁資料；在該第二層之快取記憶體與一輸入-輸出電路間拷貝該至少一頁資料之複數個位元，且同時在該非揮發性記憶體陣列與該資料暫存器間拷貝該至少一頁資料，或同時在該資料暫存器與該第一層之快取記憶體間拷貝該至少一頁資料。
  10. 如申請專利範圍第9項之方法，其中該資料暫存器配置成用以儲存至少256個字元之資料。
  11. 如申請專利範圍第9項之方法，其中將至少三頁資料拷貝至該第一層之快取記憶體。
  12. 如申請專利範圍第9項之方法，其中將至少四頁資料拷貝至該第二層之快取記憶體。
  13. 如申請專利範圍第9項之方法，其中在該第一層之快取記憶體與該第二層之快取記憶體間拷貝至少一頁資料亦包括在該資料暫存器與該第二層之快取記憶體間拷貝至少一頁資料。
  14. 如申請專利範圍第13項之方法，其中藉由使用一多工器耦接該資料暫存器至該第一層之快取記憶體以實施在該資料暫存器與該第二層之快取記憶體間之該至少一頁資料的拷貝。
  15. 如申請專利範圍第9項之方法，其中藉由使用一多 工器耦接該資料暫存器至該第一層之快取記憶體以實施在該資料暫存器與該第一層之快取記憶體間之該至少一頁資料的拷貝。
  16. 一種非揮發性記憶體裝置，包括：一記憶體陣列，配置成用以儲存資料；一資料暫存器，選擇性地耦接至該記憶體陣列；一快取記憶體，選擇性地耦接至該資料暫存器；一輸入-輸出電路，選擇性地耦接至該快取記憶體；一用以在該記憶體陣列與該資料暫存器間耦接至少一頁資料之構件；一用以在該資料暫存器與該快取記憶體間耦接該至少一頁資料之構件；一輸出構件，其用以輸出複數頁資料，且同時耦接該記憶體陣列與該資料暫存器，或同時耦接該資料暫存器與該快取記憶體。
  17. 如申請專利範圍第16項之非揮發性記憶體裝置，其中該快取記憶體包括一第一層之快取記憶體，配置成用以儲存至少三頁資料；以及一第二層之快取記憶體，配置成用以儲存至少四頁資料。
  18. 如申請專利範圍第17項之非揮發性記憶體裝置，其中該第二層之快取記憶體耦接至該第一層之快取記憶體以將三頁資料從該第一層之快取記憶體拷貝至該第二層之快取記憶體，及耦接至該資料暫存器以將一頁資料從該資料暫存器拷貝至該第二層之快取記憶體。
  19. 如申請專利範圍第16項之非揮發性記憶體裝置，其中該快取記憶體藉由一多工器耦接至該資料暫存器。
  20. 如申請專利範圍第16項之非揮發性記憶體裝置，其中該用以輸出一複數頁資料之輸出構件針對一並列字元之每一位元連續地輸出資料。
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