TWI391037B - 接墊結構及其製法 - Google Patents

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Description

接墊結構及其製法
本發明係有關於一種新穎的接墊結構，特別是有關於一種電路板(circuit board)或封裝基板(package substrate)上的外露電性接點或接墊結構及其製法。本發明同時具備低成本、耐磨、防刮及抗腐蝕等優點。
在電路板(circuit board)或封裝基板(package substrate)的製作過程中，除了形成細密的銅導線圖案之外，最終還會在外露出來的電性連接點上，例如，打線手指(wire-bond finger)、錫球焊墊(solder bond pad)等接合墊或者接觸墊的表面，另外鍍上一鎳金(Ni/Au)層，以確保電路板或基板與晶片間構成穩定可靠的電性連接。同時，此鎳金層亦有防止銅導線氧化的功能。
如該項技藝者所熟知者，目前形成鎳金層的方式主要包括電鍍法及化學鍍法(chemical plating)兩種，其中，打線手指上的鎳金層通常以電鍍方式形成，因為電鍍法形成的金層結構上較緻密，可避免下方的鎳層受到酸蝕，而且電鍍金層的打線接合力較佳。然而，以電鍍法形成的金層厚度較厚，約在0.4μm至0.9μm之間，故其製造成本高。SMD上的鎳金層通常是採化學鍍法為主，其金層厚度約為0.1μm至0.2μm之間，故製造成本相對較低，但是採化學鍍法會有黑墊(black pad)的問題。
為了使化學鍍鎳金層也能夠被廣泛的應用在打線接合領域，業界於是發展出所謂的化學鍍鎳/化學鍍鈀/鍍金層技術，也就是在化學鍍鎳層表面另外鍍上鈀金屬層(palladium)，藉此提高化學鍍鎳層的抗腐蝕能力。然而，此法的缺點是使用鈀金屬能提升的抗腐蝕效果有限，且鈀金屬的價格亦不便宜，故仍無法進一步降低其成本。
此外，在許多應用場合中，除了耐腐蝕性之外，也會要求前述電路板或封裝基板上外露出來的打線手指或錫球焊墊等接合墊需具備較高的耐磨特性。然而，先前技藝形成的鎳金層表面耐磨特性均明顯不足，故仍有待進一步的改善與改良。
本發明於是提供一種改良的接墊結構及其製法，以解決上述先前技藝之不足與缺點。
根據本發明之一較佳實施例，本發明提供一種接墊結構，包含有一銅線路圖案，設於一基材上；一鎳金屬層，疊設於該銅線路圖案上；一金層，疊設於該鎳金屬層上；以及一奈米鍍膜，疊設於該金層上。
根據本發明之另一較佳實施例，本發明提供一種接墊結構，包含有一銅線路圖案，設於一基材上；一金層，疊設於銅線路圖案上；以及一奈米鍍膜，疊設於該金層上。
根據本發明之另一較佳實施例，本發明提供一種製作接墊結構的方法，包含有：提供一基材；於該基材上形成一銅線路圖案；於該銅線路圖案上形成一鎳金屬層；於該鎳金屬層上形成一金層；以及選擇性的於該金層上沈積一奈米鍍膜。
根據本發明之另一較佳實施例，本發明提供一種接墊結構，包含有一銅線路圖案，設於一基材上；一鎳金屬層，疊設於該銅線路圖案上；一銀層，疊設於該鎳金屬層上；以及一奈米鍍膜，疊設於該銀層上。其中，前述之基材係為發光二極體(LED)封裝基材。
本發明接墊結構及其製法具備低成本、耐磨、防污、防刮及耐腐蝕等優點。本發明接墊結構可同時被應用在打線接合、覆晶封裝、LED封裝等等技術領域。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉較佳實施方式，並配合所附圖式，作詳細說明如下。然而如下之較佳實施方式與圖式僅供參考與說明用，並非用來對本發明加以限制者。
在以下說明書全文中，「接墊」或者「接墊結構」係泛指接合墊或者接觸墊結構，其中，接合墊可以是打線手指(wire-bond finger)或錫球焊墊(solder bond pad)等，而接觸墊可以包括基板上的電性接觸金手指，例如，DRAM的外接接觸手指，或者積體電路晶片上的輸入/輸出接墊(input/output pad)等等。雖然，在以下所舉的較佳實施例中，係以電路板或封裝基板上的外露電性接點或接墊結構為例做說明，但本發明並不侷限在這些應用領域，而應以所附申請專利範圍來界定本發明之範疇。
請參閱第1圖，其為依據本發明一較佳實施例所繪示的接墊結構的剖面示意圖。如第1圖所示，依據本發明較佳實施例，接墊結構20係形成在一基材10的表面10a上，其中，基材10可以是印刷電路板、IC載板或者各種封裝基板。本發明接墊結構20可以是接合墊或者接觸墊結構，其中，接合墊可以是打線手指或錫球焊墊等，而接觸墊可以包括基板上的接觸金手指，例如，DRAM的外接接觸手指，或者積體電路晶片上的輸入/輸出接墊(I/O pad)等等。為簡化說明，基材10的內連結結構並未繪示出來。此外，熟習該項技藝者應能理解，前述之基材10可以是單面線路板、雙面線路板或者多層線路板，在此並不設限。
依據本發明較佳實施例，在基材10的表面10a上覆蓋有一防焊層(solder mask)11，其主要是用來保護形成在基材10的表面10a上的銅線路圖案12。另外，在防焊層11中形成有一防焊開孔11a，曝露出部分的銅線路圖案12，其定義出打線接合或者焊接錫球之電連接點的位置，例如，打線手指或錫球焊墊，而電路板或基板就是透過該電連接點與晶片構成電性連接。前述的防焊開孔11a可以利用曝光、顯影等製程形成，或者利用雷射燒蝕而成，並不設限。
依據本發明較佳實施例，在前述的防焊開孔11a所曝露出來的銅線路圖案12上，依序有以化學鍍法形成的鎳金屬層(或者化學鍍鎳層)13、金層14以及一奈米鍍膜(nano-structured coating film)15。前述之金層14可以是電鍍金或化學鍍金。依據本發明較佳實施例，前述之金層14為化學鍍金時，其厚度小於0.15μm，例如，最佳是0.1μm，但是當前述之金層14為電鍍金，則金層14厚度小於0.3um，最佳是0.2um。
前述之金層14可以是利用化學鍍法形成者，或者是由其它鍍法形成的，在此並不設限。本發明之一主要特徵在於金層14的厚度可以很薄(約0.1μm或更薄)，比先前技藝的金層最低厚度要求更薄，故不論是相對於傳統電鍍法或化學鍍法所形成者，均可以明顯降低生產成本。此外，在其它實施例中，前述之金層14亦可以是其它金屬層，例如，銀層，而前述之奈米鍍膜15與金層或銀層均有良好的接合力。
依據本發明較佳實施例，前述之奈米鍍膜15係為一導電膜，其選擇性的與金層14具有良好的接合力，並且能夠滲入到金層14表面晶粒14a的間隙(grain boundary)14b，並構成緻密平滑的奈米鍍膜表面15a，如第1圖中符號30所指圓圈處的放大圖所示，這使得外界具腐蝕性之物質無法接觸到下方的化學鍍鎳層13，如此一來，大幅提昇了接墊結構20的抗酸、抗腐蝕能力，故即使是使用化學鍍法形成的鎳金層，本發明接墊結構20仍然可以同時被應用在打線接合及覆晶封裝領域。另外，前述奈米鍍膜15的緻密平滑的奈米鍍膜表面15a，可以經常保持乾淨，不易沾黏或吸附污染物或微顆粒，故本發明接墊結構20可以不需要再進行後續的電漿清潔步驟，就可以直接進行打線接合等連接製程。
此外，依據本發明較佳實施例，前述之奈米鍍膜15具有高硬度，例如，日規硬度可達3H-6H(以三菱鉛筆硬度計測試，750g重的條件下)，較佳為4H-5H，故本發明可以明顯提升接墊結構20的表面耐磨特性。
依據本發明較佳實施例，前述之奈米鍍膜15可以是由導電性高分子材料所構成者，其中該導電性高分子材料可以是聚咇咯(polypyrrole)、聚對位苯乙烯(polyparaphenylene)、聚噻吩(polythiophene)、聚苯胺(polyaniline)或上述群組之至少擇一之組合物或其衍生物。當然，前述之奈米鍍膜15不限於上述所舉高分子材料種類，其它具備高硬度及導電性的表面奈米鍍膜，例如，奈米碳、奈米金屬、奈米導電塑膠等等，也可以使用。依據本發明較佳實施例，前述之奈米鍍膜15的厚度介於2nm至20nm之間。
請參閱第2圖至第5圖，其為依據本發明較佳實施例所繪示的接墊結構的製作方法示意圖。首先，如第2圖所示，提供一基材10，其可以是印刷電路板、IC載板或者各種封裝基板。為簡化說明，基材10的內連結結構並未繪示出來。此外，熟習該項技藝者應能理解，前述之基材10可以是單面線路板、雙面線路板或者多層線路板，在此並不設限。在基材10形成一銅線路圖案12。接著，在基材10的表面10a上覆蓋有一防焊層11，其主要是用來保護銅線路圖案12。
如第3圖所示，接著，在防焊層11中形成一防焊開孔11a，曝露出部分的銅線路圖案12，其定義出打線接合或者焊接錫球之電連接點的位置，例如，打線手指或錫球焊墊，而電路板或基板就是透過該電連接點與晶片構成電性連接。前述的防焊開孔11a可以利用曝光、顯影等製程形成，或者利用雷射燒蝕而成，並不設限。
如第4圖所示，形成防焊開孔11a之後，隨後在防焊開孔11a曝露出來的銅線路圖案12上，依序形成鎳金屬層13以及金層14。前述之金層14可以是電鍍金或化學鍍金。依據本發明較佳實施例，前述之金層14為化學鍍金時，其厚度小於0.15μm，例如，最佳是0.1μm，但是當前述之金層14為電鍍金，則金層14厚度小於0.3um，最佳是0.2um。
最後，如第5圖所示，進行一化學沈積製程，選擇性的在金層14上形成一奈米鍍膜15。其中，奈米鍍膜15只會選擇性的沈積在金層14上，而不會沈積在防焊層11上。依據本發明較佳實施例，奈米鍍膜15為一導電膜，其與金層14具有良好的接合力，並且能夠滲入到金層14表面晶粒間隙，使得外界具腐蝕性之物質無法接觸到下方的化學鍍鎳層13，大幅提昇了接墊結構20的抗酸、抗腐蝕能力。此外，奈米鍍膜15具有高硬度，例如，日規硬度可達3H-6H(以三菱鉛筆硬度計測試，750g重的條件下)，較佳為4H-5H，可以明顯提升接墊結構20的表面耐磨特性。
依據本發明較佳實施例，前述之奈米鍍膜15可以是由導電性高分子材料所構成者，其中該導電性高分子材料可以是聚咇咯(polypyrrole)、聚對位苯乙烯(polyparaphenylene)、聚噻吩(polythiophene)、聚苯胺(polyaniline)或上述群組之至少擇一之組合物或其衍生物。當然，前述之奈米鍍膜15不限於上述所舉高分子材料種類，其它具備高硬度及導電性的表面奈米鍍膜，例如，奈米碳、奈米金屬、奈米導電塑膠等等，也可以使用。依據本發明較佳實施例，前述之奈米鍍膜15的厚度介於2nm至20nm之間。
請參閱第6圖，其為依據本發明另一較佳實施例所繪示的接墊結構的剖面示意圖。如第6圖所示，依據本發明較佳實施例，接墊結構120係形成在一基材10的表面10a上，其中，基材10可以是印刷電路板、IC載板或者各種封裝基板。為簡化說明，基材10的內連結結構並未繪示出來。此外，熟習該項技藝者應能理解，前述之基材10可以是單面線路板、雙面線路板或者多層線路板，在此並不設限。
依據本發明較佳實施例，在基材10的表面10a上覆蓋有一防焊層11，其主要是用來保護形成在基材10的表面10a上的銅線路圖案112。另外，在防焊層11中形成有一防焊開孔11a，曝露出部分的銅線路圖案112，其定義出打線接合或者焊接錫球之電連接點的位置，例如，打線手指或錫球焊墊，而電路板或基板就是透過該電連接點與晶片構成電性連接。前述的防焊開孔11a可以利用曝光、顯影等製程形成，或者利用雷射燒蝕而成，並不設限。
依據本發明較佳實施例，在前述的防焊開孔11a所曝露出來的銅線路圖案112上，形成有金層114以及奈米鍍膜115。前述之金層114可以是電鍍金或化學鍍金。依據本發明較佳實施例，前述之金層114為化學鍍金時，其厚度小於0.15μm，例如，最佳是0.1μm，但是當前述之金層114為電鍍金，則金層114厚度小於0.3um，最佳是0.2um。
依據本發明較佳實施例，前述之金層114可以是利用電鍍法或無電電鍍法形成者，然而，前述之金層114也可以是利用其它鍍法形成的，在此並不設限。本發明之一主要特徵在於金層114的厚度可以很薄(約0.1μm或更薄)，比先前技藝的金層最低厚度要求更薄，故可以明顯降低生產成本。
依據本發明較佳實施例，前述之奈米鍍膜115係為一導電膜，其與金層114具有良好的接合力。此外，奈米鍍膜115具有高硬度，例如，日規硬度可達3H-6H(以三菱鉛筆硬度計測試，750g重的條件下)，較佳為4H-5H，故可以明顯提升接墊結構120的表面耐磨特性。
依據本發明較佳實施例，前述之奈米鍍膜115可以是由導電性高分子材料所構成者，其中該導電性高分子材料可以是聚咇咯(polypyrrole)、聚對位苯乙烯(polyparaphenylene)、聚噻吩(polythiophene)、聚苯胺(polyaniline)或上述群組之至少擇一之組合物或其衍生物。當然，前述之奈米鍍膜115不限於上述所舉高分子材料種類，其它具備高硬度及導電性的表面奈米鍍膜，例如，奈米碳、奈米金屬、奈米導電塑膠等等，也可以使用。依據本發明較佳實施例，前述之奈米鍍膜115的厚度介於2nm至20nm之間。
請參閱第7圖，其為依據本發明又另一較佳實施例所繪示的接墊結構的剖面示意圖。如第7圖所示，依據本發明較佳實施例，接墊結構120a係形成在一基材10的表面10a上，其中，基材10可以是印刷電路板、IC載板或者各種封裝基板。為簡化說明，基材10的內連結結構並未繪示出來。此外，熟習該項技藝者應能理解，前述之基材10可以是單面線路板、雙面線路板或者多層線路板，在此並不設限。
依據本發明較佳實施例，在基材10的表面10a上覆蓋有一防焊層11，其主要是用來保護形成在基材10的表面10a上的銅線路圖案112。另外，在防焊層11中形成有一防焊開孔11a，曝露出部分的銅線路圖案112，其定義出打線接合或者焊接錫球之電連接點的位置，例如，打線手指或錫球焊墊，而電路板或基板就是透過該電連接點與晶片構成電性連接。前述的防焊開孔11a可以利用曝光、顯影等製程形成，或者利用雷射燒蝕而成，並不設限。
依據本發明較佳實施例，在前述的防焊開孔11a所曝露出來的銅線路圖案112上，依序形成有鎳金屬層113、鈀金屬層118、金層114以及奈米鍍膜115。前述之金層114可以是電鍍金或化學鍍金。依據本發明較佳實施例，前述之金層114為化學鍍金時，其厚度小於0.15μm，例如，最佳是0.1μm，但是當前述之金層114為電鍍金，則金層114厚度小於0.3um，最佳是0.2um。
依據本發明較佳實施例，前述之鎳金屬層113、鈀金屬層118可以是利用化學鍍法形成者，前述之金層114可以是利用電鍍法或化學鍍法形成者，然而，前述之金層114也可以是利用其它鍍法形成的，在此並不設限。本發明之一主要特徵在於金層114的厚度可以很薄(約0.1μm或更薄)，比先前技藝的金層最低厚度要求更薄，故可以明顯降低生產成本。
依據本發明較佳實施例，前述之奈米鍍膜115係為一導電膜，其與金層114具有良好的接合力。此外，奈米鍍膜115具有高硬度，例如，日規硬度可達3H(以三菱鉛筆硬度計測試，750g重的條件下)，較佳可達到6H，故可以明顯提升接墊結構120a的表面耐磨特性。
依據本發明較佳實施例，前述之奈米鍍膜115可以是由導電性高分子材料所構成者，其中該導電性高分子材料可以是聚咇咯(polypyrrole)、聚對位苯乙烯(polyparaphenylene)、聚噻吩(polythiophene)、聚苯胺(polyaniline)或上述群組之至少擇一之組合物或其衍生物。當然，前述之奈米鍍膜115不限於上述所舉高分子材料種類，其它具備高硬度及導電性的表面奈米鍍膜，例如，奈米碳、奈米金屬、奈米導電塑膠等等，也可以使用。依據本發明較佳實施例，前述之奈米鍍膜115的厚度介於2nm至20nm之間。
請參閱第8圖，其為依據本發明又另一較佳實施例所繪示的接墊結構的剖面示意圖。如第8圖所示，依據本發明較佳實施例，接墊結構220係形成在一基材200的表面200a上，其中，基材200可以是發光二極體(LED)封裝基材。接墊結構220包含有銅線路圖案212上、鎳金屬層213、銀層214以及奈米鍍膜15。前述之銀層214可以是電鍍銀或化學鍍銀。依據本發明較佳實施例，前述之銀層214厚度小於2um，最佳是1um以下甚或更薄。
依據本發明較佳實施例，前述之奈米鍍膜215係為一導電膜，其選擇性的與銀層214具有良好的接合力，並且能夠滲入到銀層214表面晶粒間隙(grain boundary)，並構成緻密平滑的奈米鍍膜表面，這使得外界具腐蝕性之物質無法接觸到下方的鎳金屬層213，如此一來，大幅提昇了接墊結構220的抗酸、抗腐蝕能力。此外，本發明奈米鍍膜215更能夠明顯提高LED封裝基板的光反射率，如此提升光利用率。而且，本發明奈米鍍膜215可以大幅延長銀層214的保存時效，使得銀層214不容易變黑。
依據本發明較佳實施例，前述之奈米鍍膜215具有高硬度，例如，日規硬度可達3H-6H(以三菱鉛筆硬度計測試，750g重的條件下)，較佳為4H-5H，故可以明顯提升接墊結構220的表面耐磨特性。
依據本發明較佳實施例，前述之奈米鍍膜215可以是由導電性高分子材料所構成者，其中該導電性高分子材料可以是聚咇咯(polypyrrole)、聚對位苯乙烯(polyparaphenylene)、聚噻吩(polythiophene)、聚苯胺(polyaniline)或上述群組之至少擇一之組合物或其衍生物。當然，前述之奈米鍍膜215不限於上述所舉高分子材料種類，其它具備高硬度及導電性的表面奈米鍍膜，例如，奈米碳、奈米金屬、奈米導電塑膠等等，也可以使用。依據本發明較佳實施例，前述之奈米鍍膜215的厚度介於2nm至20nm之間。
請參閱第9圖，其為依據本發明又另一較佳實施例所繪示的接墊結構的剖面示意圖。如第9圖所示，依據本發明較佳實施例，接墊結構320係形成在一積體電路晶片300上。接墊結構320包含有底層線路圖案312上、表面金屬層314以及奈米鍍膜315所構成的堆疊結構。依據本發明較佳實施例，前述之表面金屬層314可以是凸塊下金屬層(under bump metallurgy,UBM)，例如，金層、鎳金層等等，但不限於此。奈米鍍膜315係與表面金屬層314中的金層構成良好的接合，並提供一防刮、防污、耐磨、防腐蝕的奈米鍍膜表面。
依據本發明較佳實施例，前述之奈米鍍膜315具有高硬度，例如，日規硬度可達3H-6H(以三菱鉛筆硬度計測試，750g重的條件下)，較佳可達到4H-5H，故可以明顯提升接墊結構320的表面耐磨特性。
依據本發明較佳實施例，前述之奈米鍍膜315可以是由導電性高分子材料所構成者，其中該導電性高分子材料可以是聚咇咯(polypyrrole)、聚對位苯乙烯(polyparaphenylene)、聚噻吩(polythiophene)、聚苯胺(polyaniline)或上述群組之至少擇一之組合物或其衍生物。當然，前述之奈米鍍膜315不限於上述所舉高分子材料種類，其它具備高硬度及導電性的表面奈米鍍膜，例如，奈米碳、奈米金屬、奈米導電塑膠等等，也可以使用。依據本發明較佳實施例，前述之奈米鍍膜315的厚度介於2nm至20nm之間。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10．．．基材
10a．．．表面
11．．．防焊層
11a．．．防焊開孔
12．．．銅線路圖案
13．．．鎳金屬層
14．．．金層
14a．．．晶粒
14b．．．間隙
15．．．奈米鍍膜
15a．．．奈米鍍膜表面
20．．．接墊結構
30．．．圓圈處
112．．．銅線路圖案
113．．．鎳金屬層
114．．．金層
115．．．奈米鍍膜
118．．．鈀金屬層
120．．．接墊結構
120a．．．接墊結構
200．．．基材
200a‧‧‧表面
220‧‧‧接墊結構
212‧‧‧銅線路圖案
213‧‧‧鎳金屬層
214‧‧‧金層
215‧‧‧奈米鍍膜
220‧‧‧接墊結構
300‧‧‧積體電路晶片
312‧‧‧底層線路圖案
314‧‧‧表面金屬層
315‧‧‧奈米鍍膜
320‧‧‧接墊結構
第1圖為依據本發明一較佳實施例所繪示的接墊結構的剖面示意圖。
第2圖至第5圖為依據本發明較佳實施例所繪示的接墊結構的製作方法示意圖。
第6圖為依據本發明另一較佳實施例所繪示的接墊結構的剖面示意圖。
第7圖為依據本發明又另一較佳實施例所繪示的接墊結構的剖面示意圖。
第8圖為依據本發明又另一較佳實施例所繪示的接墊結構的剖面示意圖。
第9圖為依據本發明又另一較佳實施例所繪示的接墊結構的剖面示意圖。
10．．．基材
10a．．．表面
11．．．防焊層
11a．．．防焊開孔
12．．．銅線路圖案
13．．．鎳金屬層
14．．．金層
14a．．．晶粒
14b．．．間隙
15．．．奈米鍍膜
15a．．．奈米鍍膜表面
20．．．接墊結構
30．．．圓圈處

Claims (34)

  1. 一種接墊結構，包含有：一銅線路圖案，設於一基材上；一鎳金屬層，疊設於該銅線路圖案上；一金層，疊設於該鎳金屬層上；以及一奈米鍍膜，疊設於該金層上，其中該奈米鍍膜之材料包括：聚咇咯、聚對位苯乙烯、聚噻吩、聚苯胺、奈米碳、奈米金屬、或奈米導電塑膠。
  2. 如申請專利範圍第1項所述之接墊結構，其中該奈米鍍膜係為一導電膜。
  3. 如申請專利範圍第1項所述之接墊結構，其中該奈米鍍膜滲入到該金層的表面晶粒間隙。
  4. 如申請專利範圍第1項所述之接墊結構，其中該奈米鍍膜的日規硬度達3H-6H(以三菱鉛筆硬度計測試，750g重的條件下)。
  5. 如申請專利範圍第4項所述之接墊結構，其中該奈米鍍膜的日規硬度達4H-5H(以三菱鉛筆硬度計測試，750g重的條件下)。
  6. 如申請專利範圍第1項所述之接墊結構，其中該奈米鍍膜的厚度 介於2nm至20nm之間。
  7. 如申請專利範圍第1項所述之接墊結構，其中該金層為化學鍍金，其厚度小於0.15μm。
  8. 如申請專利範圍第1項所述之接墊結構，其中該金層為電鍍金，其厚度小於0.3 um。
  9. 如申請專利範圍第1項所述之接墊結構，其中該鎳金屬層及該金層之間另包含有一鈀金屬層。
  10. 如申請專利範圍第1項所述之接墊結構，其中該基材包含印刷電路板、IC載板或封裝基板。
  11. 一種接墊結構，包含有：一銅線路圖案，設於一基材上；一金層，疊設於銅線路圖案上；以及一奈米鍍膜，疊設於該金層上，其中該奈米鍍膜之材料包括：聚咇咯、聚對位苯乙烯、聚噻吩、聚苯胺、奈米碳、奈米金屬、或奈米導電塑膠。
  12. 如申請專利範圍第11項所述之接墊結構，其中該奈米鍍膜係為一導電膜。
  13. 如申請專利範圍第11項所述之接墊結構，其中該奈米鍍膜滲入到該金層的表面晶粒間隙。
  14. 如申請專利範圍第11項所述之接墊結構，其中該奈米鍍膜的日規硬度達3H-6H(以三菱鉛筆硬度計測試，750g重的條件下)。
  15. 如申請專利範圍第14項所述之接墊結構，其中該奈米鍍膜的日規硬度達4H-5H(以三菱鉛筆硬度計測試，750g重的條件下)。
  16. 如申請專利範圍第11項所述之接墊結構，其中該奈米鍍膜的厚度介於2nm至20nm之間。
  17. 如申請專利範圍第11項所述之接墊結構，其中該金層為化學鍍金，其厚度小於0.15μm。
  18. 如申請專利範圍第11項所述之接墊結構，其中該金層為電鍍金，其厚度小於0.3 um。
  19. 如申請專利範圍第11項所述之接墊結構，其中該基材包含印刷電路板、IC載板或封裝基板。
  20. 一種製作接墊結構的方法，包含有：提供一基材； 於該基材上形成一銅線路圖案；於該銅線路圖案上形成一鎳金屬層；於該鎳金屬層上形成一金層；以及選擇性的於該金層上沈積一奈米鍍膜，其中該奈米鍍膜之材料包括：聚咇咯、聚對位苯乙烯、聚噻吩、聚苯胺、奈米碳、奈米金屬、或奈米導電塑膠。
  21. 如申請專利範圍第20項所述之製作接墊結構的方法，其中該奈米鍍膜係以化學沈積法形成者。
  22. 如申請專利範圍第20項所述之製作接墊結構的方法，其中該奈米鍍膜係為一導電膜。
  23. 如申請專利範圍第20項所述之製作接墊結構的方法，其中該奈米鍍膜的日規硬度達3H-6H(以三菱鉛筆硬度計測試，750g重的條件下)。
  24. 如申請專利範圍第20項所述之製作接墊結構的方法，其中該奈米鍍膜的厚度介於2nm至20nm之間。
  25. 如申請專利範圍第20項所述之製作接墊結構的方法，其中該金層為化學鍍金，其厚度小於0.15μm。
  26. 如申請專利範圍第20項所述之製作接墊結構的方法，其中該金層為電鍍金，其厚度小於0.3 um。
  27. 如申請專利範圍第20項所述之製作接墊結構的方法，其中該基材包含印刷電路板、IC載板或封裝基板。
  28. 一種接墊結構，包含有：一銅線路圖案，設於一基材上；一鎳金屬層，疊設於該銅線路圖案上；一銀層，疊設於該鎳金屬層上；以及一奈米鍍膜，疊設於該銀層上，其中該奈米鍍膜之材料包括：聚咇咯、聚對位苯乙烯、聚噻吩、聚苯胺、奈米碳、奈米金屬、或奈米導電塑膠。
  29. 如申請專利範圍第28項所述之接墊結構，其中該奈米鍍膜係為一導電膜。
  30. 如申請專利範圍第28項所述之接墊結構，其中該基材係為發光二極體(LED)封裝基材。
  31. 如申請專利範圍第28項所述之接墊結構，其中該奈米鍍膜的日規硬度達3H-6H(以三菱鉛筆硬度計測試，750g重的條件下)。
  32. 如申請專利範圍第31項所述之接墊結構，其中該奈米鍍膜的日規硬度達4H-5H(以三菱鉛筆硬度計測試，750g重的條件下)。
  33. 如申請專利範圍第28項所述之接墊結構，其中該奈米鍍膜的厚度介於2nm至20nm之間。
  34. 如申請專利範圍第28項所述之接墊結構，其中該銀層厚度小於2 um。
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