TWI383593B - 用以在鎖相失效後重設鎖相迴路之電路 - Google Patents

Description

用以在鎖相失效後重設鎖相迴路之電路

本發明一般而言係關於週期性訊號之對準，且更特定言之，本發明係關於鎖相迴路、延遲鎖相迴路、時脈及資料恢復電路等的重設。

已在類比電力系統及通信系統中廣泛使用鎖相迴路("PLL")。在當今之於日益嚴格的定時約束內操作的高效能系統中，PLL被引入更加一般之數位電子電路中。舉例而言，用於各種電路應用的特殊應用積體電路(ASIC)通常包括用於時脈訊號分佈之晶載PLL。

使PLL導致時脈分佈之關鍵優勢為相位/延遲補償、倍頻及工作循環修正。一PLL使一個週期性訊號或時脈能夠與一參考時脈之倍頻相位對準。顧名思義，PLL之輸出自動跟蹤引入之參考時脈訊號且產生一具有頻率等於參考時脈之平均頻率的週期性輸出訊號。當輸出PLL訊號追蹤參考訊號時，將PLL稱為被"鎖相"。

然而，一PLL將在一有限頻率範圍中保持鎖相或移入稱為保持或鎖相範圍之頻率。PLL通常在該鎖相範圍中追蹤參考訊號，其限制條件為參考頻率緩慢地改變。此最大"鎖相掃描率"為PLL將保持鎖相之參考頻率的最大變化率。若頻率改變快於此比率，則PLL將退出鎖相。

其他因素可引起出乎意料地且突然地發生之鎖相失效。舉例而言，起因於粒子輻射之單一事件瞬變(SET)(在宇宙空間應用中非罕有的)可破壞PLL電路且引起鎖相失效。用於太空、武器、或航空應用之積體電路更有可能經受此帶電粒子輻射。粒子感應電路干擾為隨機的且通常被稱為單一事件效應(SEE)。SEE可呈現許多形式。若粒子走向導致位元轉換或其他形式的儲存資料之惡化，則將此稱為單一事件翻轉(SEU)或軟性誤差。若粒子在一邏輯電路之節點上引起一瞬態電壓干擾，則將此稱為SET。若該節點在一時脈網路中，則在一電路節點上之暫時電壓干擾可在系統之一部分中產生一錯誤時脈脈衝。若未偵測到，則鎖相失效可破壞且干涉電路操作。

為了偵測一鎖相失效，可利用鎖相偵測器。鎖相偵測器通常監控參考時脈及該PLL輸出訊號。比較此等兩個訊號之頻率。若頻率匹配，則判定PLL為被鎖相。不幸地，儘管一鎖相偵測器可標示一錯誤事件，但是當一PLL變成脫離鎖相時一PLL之一些組件仍然受到不利影響。可受影響之一個組件為壓控振盪器(VCO)。一VCO用於產生一具有一週期性波形之PLL輸出訊號。顧名思義，一VCO輸出一具有指示一輸入電壓訊號之頻率的訊號。

當PLL中之鎖相條件失效時，該VCO可繼續輸出一訊號。在正常操作下，此訊號用於產生一反饋訊號，該反饋訊號用於判定應被施加於VCO以便保持一所要輸出之電壓的量。然而，當一PLL失去鎖相時，此反饋訊號可偏離正常操作。使用反饋訊號來用於反饋，VCO亦可增加或減少至其不在正常操作範圍的點。若此發生，則依賴PLL之電路可受到不利影響。

偏離出正常操作之VCO的一個實例可在一SEE引起一充電泵內之電容器放電時發生。將電容器放電可引起一PLL輸出訊號中之顯著偏差。相應地，可標示一鎖相失效。不管標示之鎖相失效如何，VCO可繼續產生一具有一頻率增大之波形的訊號。最終，使用PLL之電路(諸如ASIC)以及PLL將需要全面地重設以便回到一正常操作條件。

然而，在一些情況下，PLL可恢復而不必重設PLL或依賴PLL之電路。一些SET事件可引起破壞持續僅PLL之一個週期。此可能顯著不足以引起一VCO偏離至一不良的操作範圍中。VCO可在一短的時間量中自然地恢復。因此，需要在鎖相已失效持續一預定時間量之後適當地重設一鎖相迴路或VCO的電路。

本發明描述了一種用於重設一鎖相迴路("PLL")電路之系統及方法。

在一實施例中，一PLL包含一接收一參考時脈訊號及一鎖相偵測輸入之重設電路。在另一實施例中，一系列互連之鎖存器、或正反器用於產生一延遲時間。一旦重設電路量測到在大於延遲時間之時間內不滿足一鎖相條件，則產生一重設訊號。藉由互連之鎖存器之數目來判定該延遲時間。實質上，藉由一系列互連之正反器來倍增參考時脈訊號之週期。該倍增之週期用於產生延遲時間。

在又一實施例中，藉由將來自一系列互連之鎖存器的輸出訊號耦接至脈衝成形電路來設定重設訊號之一脈衝寬度。可藉由自互連之正反器選擇一適當輸出訊號來調整脈衝寬度。

在一另一實施例中，將重設訊號與PLL內之一壓控振盪器(VCO)耦接。若重設訊號表示一重設條件，則可將壓控振盪器拉至一重設頻率。在其他實施例中，重設訊號可由PLL內之其他電路使用。或者，可將重設訊號輸出至在PLL外部的電路。

藉由閱讀以下參考(若適當)隨附圖式的【實施方式】，此等以及其他態樣及優勢將變得對熟習此項技術者顯而易見。此外，應理解，此發明內容僅為一實例且並不意欲限制如所申請之本發明的範疇。

如以上所呈現，需要一在鎖相條件失效發生時重設一鎖相迴路(PLL)的電路。習知PLL可在鎖相失效時偏離正常輸出頻率。通常此係歸因於來自PLL內之壓控振盪器(VCO)的一輸出訊號偏離至一高於或低於其正常頻率的頻率。一旦該輸出訊號偏離，則可需要重設外部電路以及PLL。然而，時常地，重設使用PLL之外部電路係不利的。此外，當重設PLL時，重設可比鎖相失效事件發生得遲得多。習知PLL之此等不利態樣導致PLL及使用PLL之外部電路內的不良延遲及誤差。

在鎖相失效事件中，諸如發生自包括單一事件翻轉(SEU)或單一事件瞬變(SET)之單一事件效應(SEE)的該等鎖相失效事件，呈現了用於PLL中之重設電路，其判定一鎖相條件何時失效及何時重設PLL(或PLL內之VCO)。重設電路防止通常可在PLL失去鎖相時發生之不良延遲或誤差。除了SEE事件以外，重設電路可用於其他鎖相失效事件。舉例而言，當一參考時脈訊號之頻率因為該參考時脈訊號不穩定而無意中偏離時可發生一鎖相失效。存在鎖相失效之許多其他情況。因此，本發明之目標為有效地重設一PLL以便在鎖相失效發生之後恢復穩定之PLL輸出訊號。

現轉至圖1，一實例PLL 10包括一相位頻率偵測器12、一充電泵14、一低通濾波器16、一VCO 18及一鎖相偵測器30。該相位頻率偵測器12在訊號線20上接收一參考時脈訊號REFCLK，且在訊號線22上接收一導出(或反饋)時脈訊號(FBKCLK)。將來自相位頻率偵測器12之輸出訊號供應給充電泵14。將來自該充電泵14之輸出訊號耦接至低通濾波器16。低通濾波器16與VCO 18耦接。VCO 18輸出供應給分頻器28之訊號。將分頻器28之輸出訊號與相位頻率偵測器12及鎖相偵測器30耦接。鎖相偵測器30亦供應有REFCLK以便在訊號線32上提供鎖相偵測訊號(LOCK)。重設電路100在個別訊號線20及32上接收REFCLK及LOCK。重設電路100輸出一經由訊號線102而耦接至VCO 18的重設訊號(RESET)。在此實例中亦說明了在訊號線104及106上之多重重設訊號可與PLL 10內之組件耦接或輸出至外部電路。

在操作中，相位偵測器12比較兩個輸入訊號之頻率且產生為該等兩個輸入訊號之相位差之度量的輸出。舉例而言，相位頻率偵測器比較REFCLK與FBKCLK且在訊號線24上產生一與REFCLK與FBKCLK之間之相位/頻率差之量值成比例的誤差訊號。為了說明之目的，相位偵測器12之誤差訊號可包含充電泵14經耦接以接收之上行或下行訊號或脈衝。

將訊號線24上之誤差訊號發送至充電泵14以減輕PLL電路上相位偵測器12之負載。充電泵14電流控制儲存於低通濾波器16中之電荷的量值，因此將相位頻率偵測器12之誤差訊號轉換至耦接至VCO 18之訊號線26上的控制電壓訊號。VCO 18產生一具有與控制電壓訊號成比例之頻率的輸出訊號。

當PLL 10被鎖相時，在REFCLK與FBKCLK之間存在一恆定相位差(通常為零)且其之頻率為匹配的。若兩個訊號等同，則在訊號線24上可能不存在誤差訊號。若訊號不同，則相位偵測器12最終在訊號線24上產生控制電壓訊號。若FBKCLK落後於REFCLK，則相位偵測器12致使充電泵14改變控制電壓訊號，使得VCO 18加速。同樣地，若FBKCLK在REFCLK之前徐變，則相位偵測器12致使充電泵14改變控制電壓訊號以便減速VCO 18。低通濾波器16使來自充電泵14之突變電壓控制訊號平滑，使得PLL 10傾向於其中相位偵測器12產生非常少之修正的狀態。結果為訊號線34上之一穩定PLL輸出訊號，其可用於各種積體電路應用中。一個此應用可為時脈產生電路。

然而，當PLL 10將不能夠產生一穩定輸出訊號時，存在許多情況。鎖相偵測器30指示何時藉由量測REFCLK及FBKCLK訊號來輸出或不輸出一穩定輸出訊號。若不存在一穩定輸出，則鎖相偵測器30將使用LOCK來指示一不滿足之鎖相條件。

可致使不滿足一鎖相條件之一個此情況可為REFCLK具有過低或過高之輸入頻率。在PLL電路中，時常將VCO設計成在一給定頻率範圍中操作。舉例而言，若REFCLK具有過低之頻率，則VCO可輸出被固定於該VCO之最低可操作頻率下之訊號。VCO 18之最低可操作頻率可在頻率上比REFCLK頻率高。因此，FBKCLK頻率將高於REFCLK頻率。當鎖相偵測器30估計REFCLK及FBKCLK訊號時，將鑒別輸出頻率之差異且經由LOCK指示一"非鎖相"條件。

由於PLL在訊號線34上輸出一訊號及LOCK，所以重設電路100監控REFCLK及LOCK兩者。若偵測到一鎖相，則重設電路100在訊號線102上輸出一具有"低"值之RESET。然而，若LOCK指示鎖相失效，則重設電路100將開始量測鎖相已失效之時間量。若PLL在一預定時間量內恢復，則RESET將保持為"低"。然而，若在該預定時間量內不滿足鎖相，則RESET將變為"高"。注意到PLL可經設計以使得RESET之"低"值指示VCO 18之重設亦為重要的。本發明之實施例並不受限於RESET訊號之電壓的類型或位準。在其他實施例中，RESET亦可為一電流訊號。

一接收到"高"RESET訊號，VCO便將重設。VCO 18可重設至任何特定頻率。若使用PLL之特定應用僅使用由VCO 18所提供之高頻，則VCO 18可經設計以重設至一高頻。或者，可將一頻率設定為一中心頻段或一低頻值。

一實例PLL 10可用於一以約1 GHz循環之時脈產生電路中。在SEU事件期間，PLL 10可使鎖相失效且不能恢復正常輸出。鎖相不能被恢復的理由包括VCO 18偏離至在正常操作範圍以外之頻率。如以上所論述，若VCO 18能夠恢復至所要頻率(意即，1 Ghz)，則恢復鎖相所花費的時間仍然為不良的。或者，VCO 18不能恢復至一給定頻率。在任一事件中，重設電路100隨後均可使用RESET來重設VCO 18。舉例而言，若VCO 18偏離至0.5 Ghz之頻率，則RESET可用於將VCO 18重設至一更接近1 GHZ之頻率。如上文所描述，一接收到一重設，VCO 18之頻率便可經由RESET而預定在VCO 18之設計中。

亦如先前所提及，重設電路100亦可包含在訊號線104及106上之輸出訊號。此等訊號可對重設PLL 10內之電路或外部電路有用。舉例而言，若不能恢復一鎖相，則重設充電泵14可為有益的。重設充電泵14可包括對充電泵14內之電容器充電或放電。或者，若PLL 10已得以重設，則對於更新外部電路而言其為有用的。訊號線106上之訊號可用於此實例。重設電路之功能並不限於僅重設VCO 18。

為了論證重設電路100如何產生RESET，在圖2中說明了重設電路100之一實施例的電路圖。耦接重設電路100以將REFCLK及LOCK作為輸入來接收且輸出RESET。在反相器108處將LOCK反相。藉由NAND(反及)閘110來NAND(反及)反相器108之輸出及REFCLK。反相器108之輸出亦與D正反器112－1－112－4之重設輸入耦接。NAND閘110之輸出與D正反器112－1－112－n之時脈輸入耦接。

將D正反器112－1－112－n互連，其中在一系列D正反器112－1－112－n中之每一D正反器具有一與其之D輸入耦接的反相輸出。所有D正反器(除112－1及112－n之外)具有一耦接至隨後之D正反器之時脈輸入的輸出且自先前之D正反器接收輸出作為時脈輸入。舉例而言，在此實施例中，D正反器112－2自D正反器112－1接收Q輸出作為時脈輸入且將一Q輸出輸出至D正反器112－3之時脈輸入中。

自D正反器112－3之Q輸出獲得一繪製為訊號線114a之重設脈衝成形線。該重設脈衝成形線114a與反相器108之輸出在AND(及)閘116處被"AND(及)"起來。為了說明之目的，自D正反器112－2之Q輸出獲得一繪製為訊號線114b之虛幻重設脈衝成形線。展示了該重設脈衝成形線114b以便說明一重設脈衝成形線亦可置於D正反器輸出112－1－112－n中之任一者的輸出處。參看圖3c來描述重設脈衝成形線114a及114b之目的。

AND閘116之輸出與D正反器112－n之重設輸入耦接。D正反器112－n亦接收在其前面之D正反器的反相輸出作為時脈輸入。在此實施例中，前面之D正反器為D正反器112－4且反相器117用於使其Q輸出反相。本發明之其他實施例可包括或多或少之D正反器或其他類型之正反器或鎖存器。自D正反器112－n之Q輸出獲得在輸出120處之RESET。

在圖2中亦說明了通用電壓V_n 118及供電電壓V_p 119。V_n 118及V_p 119兩者可用於將電力供應至重設電路100內之電路。然而，可使用各種電源組件或方法。

在操作中，RESET之產生可藉由觀測圖3a－c來理解。如圖3a中所說明，當滿足一鎖相條件時，D正反器112－n之Q輸出RESET為"低"。如圖3a中所說明，當LOCK失效時，由迹線210表示之NAND閘110的輸出訊號開始追蹤REFCLK。

REFCLK具有一已知週期("P")220。在迹線210追蹤REFCLK時，隨後由D正反器112－1－112－n乘以REFCLK之週期220。最後，週期220之倍增產生了一延遲時間("t")222。藉由用於重設電路100中之互連D正反器的數目"n"來預先決定延遲時間222。

下文描述週期220之倍增及延遲時間222之產生。接收到迹線210之上升邊緣時，D正反器112－1便輸出由迹線212－1表示之訊號。實質上，迹線212－1類似於REFCLK，除了迹線212－1之週期為2倍大且相位移位了180度。以類似之方式，分別由迹線212－2－212－4表示之D正反器112－2－112－4之輸出訊號為一接收之輸入訊號的倍數。舉例而言，迹線212－1表示被輸入至D正反器112－2之時脈輸入中的訊號。由迹線212－2表示之D正反器112－2的輸出訊號具有為迹線212－1之週期之兩倍大的週期。取決於所使用之正反器的數目，可將延遲時間222設計成電路設計師之偏好。在此實施例中，所使用之正反器的數目為5。因此，藉由以下方程式計算延遲時間222：t＝P×2^{n － 1}

舉例而言，若REFCLK之頻率為500 MHz，則週期222將為2 ns。在此實施例中，延遲時間222將為32 ns。然而，若將更多正反器添加至重設電路100，則可增加延遲時間222。舉例而言，10個互連之D正反器將產生為1 μs之延遲時間222。在一些實施例中，可將重設電路100視為一計時器。延遲時間222為必須在計時器發送一指示重設之RESET訊號之前經過的時間量。

如以上所論述，可在延遲時間222內恢復一鎖相條件。在一些情況下，鎖相失效可為瞬態的或短於延遲時間222。當一鎖相失效僅持續一短的時間量時，PLL、或PLL內之VCO能夠恢復而無需由RESET指示之重設。鎖相失效可在REFCLK之僅一些循環內失效並恢復。圖3b說明了鎖相之失效及恢復的一個實例。在圖3b中，LOCK在REFCLK之一"低"循環上變成"低"。LOCK在REFCLK再次變成"高"之前恢復至一"高"值。迹線210如其在圖3a中所做般並不開始追蹤REFCLK。因此，RESET將不指示一重設條件。若LOCK變成"低"持續一有限時間量(意即，一短於延遲時間222之時間)，則訊號210可開始追蹤REFCLK。然而，一恢復鎖相，D正反器112－1－112－4便將重設，從而防止RESET指示一重設條件。

在一些情況下，電路設計師需要調整RESET之脈衝寬度(意即，指示一重設之脈衝寬度)。視應用而定，一些VCO或其他電路組件可比其他電路組件花費更多的時間來重設。舉例而言，一輸出1 GHz波形之VCO能夠以毫微秒之方式重設。而一輸出10 MHz訊號之VCO可以大約若干微秒來重設。重設脈衝成形線114a、114b可用於調整RESET處於"高"或指示一重設之時間量。

在圖3c中說明了一重設成形脈衝。在此實例中，LOCK開始為"低"。在迹線212－4變成"低"時產生一"高"RESET訊號。AND閘116輸出LOCK之反相者及迹線212－3的邏輯AND。當其變成"低"時，此輸出將重設鎖存器112－n。因此，當RESET變成"高"時，當藉由AND 116之"低"輸出來重設鎖存器112－n時，其最終被拉為"低"。RESET之脈衝寬度("PW")224為訊號212－3之週期的一半。如下計算PW，其中"x"為一系列D正反器中之一正反器的位置(在此實施例中x＝3)：PW＝P×2^{x － 1}

作為一實例，一具有1 GHz頻率之REFCLK(週期為2 ns)將具有8 ns之RESET脈衝寬度224。

在另一實施例中，可藉由將如圖2所示之重設脈衝成形線114b連接至訊號212－2來減小脈衝寬度。若使用1 GHz之REFCLK，則脈衝寬度224將為4 ns。或者，舉例而言，若使用更多正反器，則可將一脈衝成形線置放於第8個連續正反器處。在此實例中之脈衝寬度224將為0.25 μs。

若將AND閘116自重設電路100排除，則可藉由第n個正反器來設定脈衝寬度。意即，脈衝寬度將預設為延遲時間222的一半。沒有AND閘116之實施例對於要求一大脈衝寬度224之電路而言可為有用的。或者，若需要一更大脈衝寬度224，則可用將允許脈衝寬度224增加至任何所要寬度的其他電路來替換AND閘116。

如以上所揭示，用於上述實施例中之D正反器為上升邊緣觸發型，但可使用任何類型之正反器或鎖存器，包括多輸入正反器或鎖存器。又，將在圖3a－c之時序圖中的訊號繪製為方形波形，然而，應理解訊號可呈現各種波形，此波形包括正弦的、三角形的或任何各種其他形狀之脈衝。儘管將此實施例中之訊號表示為"高"或"低"，但所描述之訊號之功能並不受限於僅為"高"或"低"電壓。在上述實施例中之訊號線可被反相或包含複數個操作電壓或電流。

本實施例之PLL及重設電路可採用許多形式。可藉由複數個邏輯閘與組件之各種組合來執行許多邏輯操作。本發明之許多應用實施例可在DSP(數位訊號處理器)、ASIC或FPGA(場可程式化閘陣列)上實施。在一較佳實施例中，在一經定製以執行供一或多個特定用途之特定功能的特殊應用積體電路或"ASIC"中實現鎖相偵測。該等實施例亦可在軟體鎖相迴路中之軟體中實施。此等迴路實施使用用於每一區塊之軟體等效物的PLL。此等鎖相迴路將通常在DSP或微處理器上運行。軟體PLL正變得更受歡迎主要係歸因於便宜並簡單地程式化DSP之可行性。

因而，以上所描述之裝置及方法可體現為(例如)在一載體媒體(諸如碟片、CD－ROM或DVD－ROM)、程式化記憶體(諸如唯讀記憶體(韌體))上或在一資料載體(諸如一光學或電訊號載體)上之軟體代碼。因此，該代碼可包含習知程式碼或微碼或(例如)用於設立或控制一ASIC或FPGA之代碼。該代碼亦可包含用於動態地組態可重組態裝置(諸如可再程式化之邏輯閘陣列)的代碼。類似地，該代碼可包含用於一硬體描述語言(諸如Verilog或VHDL(非常高速積體電路硬體描述語言))的代碼。如熟習此項技術者將瞭解，可將代碼分配於複數個彼此通信之耦接組件之間。在適當處，該等實施例亦可使用運行於場可(再)程式化之類比陣列或類似設備上的代碼來實施以便組態類比硬體。

上述實施例描述了一包含一重設電路之PLL。如以上所呈現，一PLL內之重設電路用於在"鎖相"失效條件發生時重設PLL。重設PLL可包含將PLL內之VCO拉至一預定頻率值。預定頻率值可包含低、高、或中心頻段的操作頻率。亦可在一產生重設訊號時便重設在PLL內部或外部之其他電路。亦可藉由重設電路判定重設訊號之特性。諸如延遲時間或重設脈衝寬度之特徵為此等可判定之特性的實例。應理解，所說明之實施例僅為實例且不應將其視為限制本發明之範疇。不應將申請專利範圍當作受限於所描述之順序或元件除非陳述為如此。因此，將在以下申請專利範圍及其等效物之範疇及精神內之所有實施例申請為本發明。

10．．．鎖相迴路

12．．．相位頻率偵測器

14．．．充電泵

16．．．低通濾波器

18．．．壓控振盪器(VCO)

20．．．鎖相偵測器

22．．．訊號線

24．．．訊號線

26．．．訊號線

28．．．分頻器

30．．．鎖相偵測器

32．．．訊號線

34．．．訊號線

100．．．重設電路

102．．．訊號線

104．．．訊號線

106．．．訊號線

108．．．反相器

110．．．NAND(反及)閘

112－1．．．D正反器

112－2．．．D正反器

112－3．．．D正反器

112－4．．．D正反器

112－n．．．D正反器

114a．．．重設脈衝成形線

114b．．．重設脈衝成形線

116．．．AND(及)閘

117．．．反相器

118．．．通用電壓V_n

119．．．供電電壓V_p

220．．．週期

222．．．延遲時間

224．．．脈衝寬度

圖1為一包括一重設電路之鎖相迴路的方塊圖；圖2為一重設電路之電路圖；圖3a為一說明在鎖相失效後之重設訊號產生的時序圖；圖3b為一說明未觸發重設訊號產生之鎖相偵測訊號的瞬態失效的時序圖；及圖3c為一說明調整一重設訊號之脈衝寬度之一實例的時序圖。

10．．．鎖相迴路

12．．．相位頻率偵測器

14．．．充電泵

16．．．低通濾波器

18．．．壓控振盪器(VCO)

20．．．鎖相偵測器

22．．．訊號線

24．．．訊號線

26．．．訊號線

28．．．分頻器

30．．．鎖相偵測器

32．．．訊號線

34．．．訊號線

102．．．訊號線

104．．．訊號線

106．．．訊號線

Claims (7)

1. 一種具有重設能力之鎖相迴路(PLL)，該PLL包含：一PLL，其中該PLL經耦接以接收參考訊號及反饋訊號；及重設電路，其中該重設電路經耦接以接收該參考訊號及一鎖相偵測訊號，且其中在操作中，該重設電路在該鎖相偵測訊號指示一鎖相失效條件持續一預設時間量時輸出一指示一重設之重設訊號，該重設電路包含：一具有第一及第二輸入及一輸出之邏輯電路，該第一輸入經耦接以接收該參考訊號且該第二輸入經耦接以接收該鎖相偵測訊號；具有一輸入及一輸出之若干互連鎖存器，該輸入與該邏輯電路之該輸出耦接且該等互連鎖存器之該輸出輸出該重設訊號；一脈衝成形線，其與該等互連鎖存器其中之一的一鎖存器輸出耦接；及一脈衝成形電路，其與該鎖相偵測輸入及該脈衝成形線耦接，其中該脈衝成形電路重設該等互連鎖存器，藉此決定該重設訊號之一脈衝寬度。
2. 如請求項1之PLL，其進一步包含一經耦接以接收該重設訊號之壓控振盪器(VCO)。
3. 如請求項2之PLL，其中在該重設訊號指示該重設時，該VCO便經組態以輸出一具有一頻率之週期訊號，該頻率約在該VCO可用之一最大頻率與一最小頻率之間的中心頻段。
4. 如請求項2之PLL，其中在該重設訊號指示該重設時，該 VCO便經組態以輸出一具有一頻率之週期訊號，該頻率具有一預設值。
5. 如請求項4之PLL，其中該預設值約為該VCO可用之一最大頻率值。
6. 如請求項4之PLL，其中該預設值約為該VCO可用之一最小頻率值。
7. 如請求項1之PLL，其中該等互連鎖存器為互連之D正反器。