TWI377791B - Timing generator and semiconductor testing device - Google Patents

Description

I377791-- 16891pifl •修正日期:100年4月26日 爲第94Π4861號中文說明書無劃線修正本 六、發明說明： 【發明所屬之技術領域】 本發明涉及一種時序產生器以及具備時序產生器之半 導體測試裝置’其中該時序產生器產生時序脈波信號，以 便採用該測試裝置全體之測試周期信號或測試時序。 【先前技術】 在说明本發明時，首先參照圖5概略地說明先前之 導體測試裝置。 干 以半導體積體電路(DUT :被測試裝置)1(M乍為測試對 象的半導體測試裝置1㈣5所示，其主要的構成包括. 測試處理器（圖中未顯示）’其進行半導體測試裝置丨之八 體的控制；圖樣產生器U，其產生測試圖樣或期待值= 樣；波形整形器12’其使由圖樣產生$ u而來的測 樣整形成測試信號且經由驅動器14而傳送至DUTl〇 · θ 樣比較器13,其對經由比較器15而由Dlm 2 試結果和由圖樣產生H U而來的期待值圖樣進行邏輯比 較以檢出-致.不一致’且進行DUT1〇的良否判斷；以 產生時序脈波信號且採用-種施加至 波形整形器12、比較器15、圖樣比較器13等等中的時 上述各元件中，時序產生器2〇如圖6所示具 生部21 ’其決定半導體測試裝置i的全體之測試周^以 及夕個延遲產生部22-1〜22·η，其施加所定的時序至 DUT10的LSI之各接腳(pin)或圖樣比較器13中。、 上述各裝置中，延€產生部叫〜心具有：周期演 1377791 16891pifl 爲第94114861號中文說明書無劃線餒正本 修正日期:100年4月26日 算元件23 ’其依據圖樣周期資料(R1)以算出圖樣周期的尾 數資料’採用一種與來自輸入端a0的周期開始資料所形成 的”同步”作用以送出尾數資料；延遲演算元件24，其對來 自該周期演算元件之尾數資料和一設定延遲資料(尺2)進行 加异，以輸出整數資料和尾數資料；基準信號延遲元件 310，藉由來自該延遲演算元件24之整數資料使來自周期 產生部21的基準信號(基準時脈)被延遲；以及可變延遲元 件320,其藉由延遲演算元件24而來的尾數資料使來自基 準信號延遲元件310的基準信號輸出而成延遲之時序脈波 信號(請參閱特開平1M25660號公報）。 以上述的構成方式’則在時序產生器2〇中可產生一種 已延遲所期望的時間之時序脈波信號，以傳送至圖樣比較 器13等。 又，如，圖6所示，延遲時間演算裝置A是基準信號 的延遲時間算出時所用的部份且包含周期演算元件23和 延遲演算元件24。又，信號輸出入電路3〇〇包含基準信號 延遲元件310和可變延遲元件32〇且是使基準信號延^所° 用的部份。 然而，先前的時序產生器20的延遲產生部。-丨〜。· 申所設置的可變延遲元件320由於使受到延遲的對象成為 由基準信號延遲元件310所輸出的基準信號，則容易發生 圖樣相依性抖動(Jitter)(短時間之抖動或熱漂移之抖動^之 狀況，於是，在原來的情況下，由時序產生器2〇所輸出 時序脈波信號中會有時序誤差發生的問題。 ⑴' 5 1377791 16891pifl •修正日期:1〇〇年4月26曰 爲第94Π4861號中文說明書無劃線修正本 說明該圖樣相依性抖動發生的情況所用的電路圖顯示 在圖7中。圖7中就已輸入的資料信號(Data)而言係採用 一種與時脈信號(dock)所形成的同步，又圖7中顯示一種 由所定時間之延遲之後開始向外部輸出的信號輸出入電路 300的電路構成。 另就該信號輸出入電路300來說明，其具有：正反器 310(相當於圖6中的基準信號延遲元件31〇)，其藉由時脈 信號(測量輸出時序用的時脈)的輸入時序以使已輸入的資 料信號(先前的時序產生器20(圖6)中相當於由周期產生部 21傳送至延遲產生部之基準信號)被輸出；二 及延遲電路(相當於圖6中的可變延遲元件32〇)，其連接至 該正反器310的輸出端，且使正反器31()所輸出的資料信 號延遲所定時間之延遲之後開始向外部輸出。 然後，若資料信號是隨機圖樣(脈波係隨機發生 樣），時脈信號是連續圖樣(脈波以一定周期連續地產 圖樣）’則延遲電路32〇成為以隨機圖樣之方歧接至 所通過的路彳峨__過雜，圖7之 ^ 樣通過_中，延遲電路汹成為—種 性抖動的狀態。 刃赞玍圆樣相依 漂移=:在圖樣相紐抖財，·存在著短時間抖動和熱 首先，就短時間抖動來說明。 波發生時，-個邊緣(受注意的邊緣)會受至脈 影響而發生搖動。 又剡過去的邊緣的 6 16891pifl 修正日期:1〇〇年4月26日 爲第94114861號中文說明書無劃線丨 立例如，如® 8(a)所示，脈波連續發生時，相對於 3邊緣(標，•的邊緣)而言，具有該受注意的邊緣之脈 波:的過去邊緣(具有該標示著·的邊緣之脈波 3緣以及過去已發生的脈波中各邊緣(二 2不者 緣之脈波以外的過去之脈波中標示著。之 、·’同圖之(2)，（3))會對該受注意的邊緣造成影響。 〜主ί ，如圖啊所示，脈波單獨發生時，相對於 ί過主要是具有該受注意的邊緣之脈波中 蝴)細⑽的邊緣造成影 時，種情況下’由具有該受注意的邊緣之脈波觀看 二、/。去的附近時間中會隨機地產生其它脈 該受注意的邊緣之過去的二 ' ’ 的_樣地，該受注音：U間中產生脈波時，與圖8⑷ 緣所影響。軌過去之;^^其過去的脈波的各邊 會受到過去之時間的影響(請參閱圖8⑼ 的邊=3=對該受注意的邊緣有造成影響 的邊緣須细比較。時_受注意_緣有造成影響 而言首ί共皮中的過去的邊緣 之⑴和圖8(b)之⑴）。 忍的邊緣造成影響(圖8(a) /、人由的邊緣_生時點來觀看時在某段時 16891pifl 爲第94114861號中文說明書無劃線修正本 ·修正日期:100年4月26日 間以上在過去中所發生的脈波的邊緣而言，由於所受到的 影響非常小而可忽略（圖8(a)之(3)和圖8(b)之(3))。 然後’就具有該受注意的邊緣之脈波的發生時點附近 的時間範圍中過去所發生的脈波中各邊緣而言，脈波連續 發生時和脈波單獨發生時所造成的影響是不同的。 例如，脈波連續發生時，如圖8(a)所示，這些過去所 發生的脈波的各邊緣對該受注目的邊緣會造成大的影響 (如圖8(a)之(2)所示）。 相對而言，脈波單獨發生時，在具有該受注意的邊緣 之脈波的發生時點附近的時間範圍中，過去時中脈波發 生時和未發生時都有可能存在。 過去時段中脈波發生時，與脈波連續發生時一樣，對 該受注意的邊緣會造成大的影響。另一方面，過去時段中 脈波未發生時，由於脈波未存在，則如圖8(b)所示，該受 注意的邊緣不會受到影響。 因此’脈波連續發生時該受注意的邊緣受到影響，以 及脈波單獨發生時該受注意的邊緣亦受到影響，此二種影 響藉由具有該受注意的邊緣之脈波的發生時點附近的時間 範圍中在過去是否有發生脈波而有所不同。 即，脈波連續發生時，具有該受注意的邊緣之脈波的 發生時點附近的時間範圍中必定在過去有脈波發生，受注 意的邊緣受到其它這些脈波的影響通常是一定的。因此， 在此種連續發生的脈波所通過的路徑(連續時脈通過路徑) 中，不必考慮短時間的抖動。 16891pifl 修正日期:100年4月26曰 爲第94114861號中文說明書無劃線 對此而言’在脈波單獨發生時，具有該受注意的邊緣 之脈波的發生時_近的時間範圍+藉由過去是否有脈波 發生’則受注意的邊緣所受到的f彡響程度料同。總之， 受到來自過去的邊緣所影響的圖樣(如圖8_示的圖樣) 和4乎不:^過去的邊緣所景彡響的圖樣(如圖8⑷所示的圖 樣)由於會p錢發生，财f彡響成為;^。目此，在單獨發 生的脈波所通過的路徑(隨機圖樣通過路徑）中受注意的 邊緣所㈣㈣響會發生變化，此時會發^圖樣相依性之 抖動(短時間抖動）。 人，就熱漂移抖動來說明。熱漂移抖動會受到溫度 變化的影響而在波形中發生搖動現象。 立例如，圖7所示的延遲電路320中具有如圖9所示的 任=數目的反相H功(通常，數十至數萄）。藉由此種反 相益321數目的增加，則可使延遲時間大大地增加。 反相器321中，如圖9所示設有電晶體322，該電晶 體322中’藉甴脈波的發生圖樣而造成溫度變化，使Vbe(基 極-射極間的電壓)發生變動。 ，在遷續時脈通過路徑中，由於脈波連續地發生， 則溫度變化幾乎定的。對此而言，隨機圖樣通過路徑 中，由於脈波單獨地發生，則溫度變化成為不定。因此， VBE會變動，信號輸出用.的時序亦會發生變化而成為圖樣 相依性之抖動(熱漂移抖動）。特別是反相器321的數目, 多時，熱漂移抖動亦變大。 ^ 如上所述’先前的信號輸出入電路中，隨機圖樣通過 16891pifl 爲第94114861號中文說明書無劃線修正本 修正曰期:100年4月26日 路徑中會形成短時間抖喊熱漂移抖動發生時的狀況。因 此，f具有信號輸出人電路的時序產生器中，已輸出的時 差等等問題 序ϋΐΓ中會發生時序誤差。_，在半導體測試裝置 整體^於時序誤差上_因，則會在職時 =且如圖9所不，延遲電路32〇通常具有多個反相 器321丄因此’反相器依序加至後段，圖樣相依性之抖動 相加’ θ造成時序脈波信號的時序誤差變得更大等問題。 =明的目的是提供—種時序產生器和半導體測試襄 置’其中提出建議以顧上述先前技辦出現關題，使 „之抖動減低，時序產生器中的時序脈波信號的 時序誤差減小’且可_半導_試敍巾測試時序的偏 差的發生。 本發明的時序產生器輸出一種基準信號已延遲所定時 間^時序脈波信號’其在構成上具備：延遲時間演算元件、， 其算出施加至基準信號的延遲時間；以及信號輸出入電 路，其對應於該延遲時間演算元件所算出的㈣時間以 基準信號延遲。贿號輸“電路具備：資料延遲電路， 用以延遲該基準信號；脈信號延遲電路，依據該延遲 間，=遲時脈信制輸人時序；以及資料保持電路， 至該貝料延遲電路與該時脈㈣延遲電路，接收延遲的兮 基準信號和延遲的該時脈信號的該輸人時序，且同時^ 時脈信號的輸入時序以輸出基準信號。 1689lpifl 爲第94U4861號中文說明書無劃_正本 修正日期年4月26日 時序產生器以上述方式構成時，在信號輸出入電路 中’延遲電路不在轉麟電路的輸出端側，由於延遲電 路連接至雜信賴輸人的輸人賴，_延遲電路不會 成為隨機圖樣通過路徑的延遲電路，圖樣相依性的抖動可 減低。 先前的半導體測試裝置的時序產生器中，延遲電路(例 ^，可變延遲元件)連接至資料保持電路(例如，含有正反 益的基準錢延遲元件)的輸^義。該資料轉電路的輸 出端侧由於是在隨機發生的輸出信號(例如，基準信號)所 通過的隨機圖樣通過路徑上’則若延遲電路連接至該路徑 上，所發生的圖樣相依性的抖動即不必考慮。 對此而言，資料保持電路中時脈信號所輸入的輸入端 側由於疋在-定周期中連續發生的時脈信號所通過的連續 時脈通過路控上’則藉由延遲電路(時脈信號延遲電路)連 接至該路徑，該延遲電路即不會成為隨機圖樣通過路徑的 延遲電路，圖樣相依性的抖動可減低。 而且，連接至資料保持電路的輸出端側的延遲電路的 任務雖然是使該龍保持電路的輸出信號延遲，但即使屬 於非輸出信號的時脈信號被延遲時’最後該輸出信號仍然 會被延遲。因此’連接至時脈信號的輸人賴的延遲電路 可達成使輸出信號延遲的效果。 又，若該延遲電路未連接至資料保持電路的輸出端 側，則藉由使該延遲電路連接至時脈信號的輸入端侧，隨 機圖樣通過路徑即可縮短。 11 16891pifl 修正日期:1〇〇年4月26日 爲第94114861獅文說_細線修正本 因此’本發啊延遲電路只連接至㈣働電路的 輸出&側而是連接至時脈信號輸人時的輸人端側以使時脈 ^號延遲’這樣可使輸出信號延遲所定的時間，隨機圖樣 L過路徑的延遲電路不會形成而可使圖樣相依性的抖動減 低0 然^ ’藉由可使圖樣相依性的抖動減低，則具備信號 ，出入電路的時序產生器中之時序脈波信號的時序誤差可 減低，半導體職裝置_的測試時序的偏差 到抑制。 又 另外，本發明中由於延遲電路連接至連續時脈通過路 住而使圖樣相依性的抖動減低，則因為反相器有多個段所 造成的圖樣相依㈣抖騎大之問㈣可解除。即，延遲 具有的反相器的數目若變較多時，則圖樣相依性的 抖動減低時的效果會變成更大。 右以上述方式來構成時序產生器，則可使基準信號延 遲而與時脈錢延遲魏所延遲㈣脈信號相配合。 本發月的時序產生盗在構成上亦可具備相位偏移 代時脈信號延遲電路。相位偏移電路更包括：相 位檢出$，用以檢出該時脈錢的相位；偏移量產生部， ^生偏移量，用以延遲該時脈錢；電壓控制振盪器，接 收延遲的該時脈信號’使延遲的該時脈信號具有正確同步 ^員率，並加以輸出至㈣料簡電路。若以上述方式來 抱2序產生器使用相位同步回路(PLL回路)之該相位 偏移電路連接至連續時脈通過路徑，則可使輸出信號延遲 16891pifl _11486___te 修正日期駕年4月26日 ，即使是這樣’隨機圖樣通過路徑侧的延遲 電路仍不會形成，圖樣相依性的抖動可減低。 成上的時序產生器中上述的資料保持電路在構 若以上述方式來構成時序產生器，則即使 :位於由正反器所構成的信號輸出含； =之時序產生器中，由於時脈信號延二= 通過路徑而可使隨機圖樣通過路徑變短，此時仍 序:止資料保持電路由於保持 β 一·山1至某時序為止，該諸保持電路因此 路，其村包含其㈣正反器，例如， 產本發明的半導體測試裝置具備··圖樣產生器，其 待值圖樣;波形整形器，其對該測 檨出#哭ί ^加該測試圖樣至被測試裝置，·圖 哭而^ 、對來自被測試裝置之測試結果和由圖樣產生 行比較’以判斷該被測試裝置的良 號施加ΐίί生器’其採用一測試時序以使時序脈波信 屬之°時序產生器在構成上是由本發明所 ::專軛圍中所記載的時序產生器所構成。 性的二H體測試展置以上述方式構成，則可使圖樣相依 亦可诘// 、氏時序產生器中的時序脈波信號的時序誤差 制半導體測試裝置中的測試時序的偏差的發生即 13 16891pifl 爲第9411麵號中文說明書無劃線修正本 .修正日期:1〇〇年4月％曰 依據如上所述的本發明，使用該延遲電路或PLL回路 的相位偏移電路由於不是連接至資料保持電路(例如，正反 器等）的輸出端侧而是連接至時脈信號所輸入的輸入端 侧，則隨機圖樣通過路徑的延遲電路不會形成，於是可 圖樣相依性的抖動減低。 因此時序產生器令可使時序脈波信號的時序誤差減 小’半導動m裝置+賴時序的偏差的發生可受到抑制。 為讓本發明之上述和其他目的、特徵和優點能更明顯 易懂，下文特舉較佳實施例，並配合所附圖式今 明如下。 °兄 【實施方式】 道二：Γ參照圖面來說明本發明所屬的時序產生器和半 導體測试裴置的較佳實施形式。 _ Ιίνί本發㈣時序產生器和半導咖試裝置的實 施幵y式> j圖1，圖2來說明。 於明發明的時序產生器的電路構成圖，圖2係本 毛月的彳。錢^人電路的電路構成圖。 同之i 觀5 先前相 斷。裝裝置10(_的良否列 揭吝4哭η 牛導體測忒裝置1的主要構成包括：圖 出1L波形整形器12,圖樣比較器13，驅動器14， 罟=Ή效解析記憶體16，輸人電壓產生器17，裝 置用電㈣，比較電缝生器19以及時序產生器20。裝 馬第94114861獅_牖無_修正本 修正日期:1〇〇年4月26日 處’如圖1所示，町斤压王裔20具備周期產生部 1和延遲產生部22-1〜22-11。又，延遲產生邱乃」〜” ^有周期演算元件23，延遲演算元件24以及信號輸出二 %路 30a。 又，圖1中該周期演算元件23和延遲演算元件24設 在延，產生部22-1〜22·η中。但該周期演算元件23和延 遲演算元件24不限於設在延遲產生部22-1〜22-η中，亦 可設在周期產生部21中。 又，依據本實施形式，如圖1所示，包含該周期演算 元件23和延運演算元件24者稱為延遲時間演算元件a。 如圖1所示，信號輸出入電路30a具有基準信號延遲 元件31a，可變延遲元件32a以及資料延遲元件33&。 具有上述構成之信號輸出入電路30a使基準信號延遲 所定的時間後輸出。如® 2所示，以難號輸出人^伽 作為一實施形式的信號輸出入電路3〇具有正反器31，時 脈#號延遲電路32以及資料延遲電路33。 正反器（資料保持電路)31使已輸入的資料信號(Data) 配合時脈信號(Clock)的輸入時序而輸出。該正反器31在 圖1中相當於基準信號延遲元件3ia。 時脈信號延遲電路32連接至正反器31中的時脈信號 的輸入端側，以使時脈信號延遲。 該時脈信號延遲電路32所連接的路徑即為以一定周 期連續發生的脈波所構成的時脈信號所通過的連續時脈通 過路徑。因此，使正反益31的輸出信號延遲所用的延遲電 15 14777¾ ^δδίρίπ 修正日期:1〇〇年4月26日 爲第94114861號中文說明書無劃線修正本 ^是連接至正反器的輸出端側而是連接至時脈信號 的輪入端侧’可使圖樣相依性的抖動減低。該時脈信號延 遲電路32在圖1中相當於可變延遲元件32&。 資料延遲電路33藉由使時脈信號延遲電路32由正反 為31中的輸出端側向著時脈信號的輸人端側移動 化，，’連接”對該資料延遲電路33而言是必要的。即，由於 藉由時脈信號延遲電路32可使時脈信號的輸人時序發生 微小延遲，則該資料延遲電路33係用來使資料信號與時脈 偽唬的輸入時序相配合。該資料延遲電路％在 於資料延遲元件33a。 田 若信號輸出人_3G以上財式構成，啊脈信號延 遲電路32由於不是連接至正反器31中的輸出端側(隨機圖 樣通過路徑）而是連接至時脈信號的輸入端側(連續時脈通 過路徑），於是隨機圖樣通過路徑（圖2的c)中不必設置時 序設定用的延遲電路，可使圖樣相依性的抖動減低:、 因此，在設有該信號輸出入電路的時序產生器中時 序脈波信號的時序誤差可減少，設有該時序產生器的半導 體測試裝置中，該測試時序的偏差的發生可受到抑制。 然而，在上述的信號輸出入電路30中，雖然使用時脈 信號延遲電路32作為時脈信號延遲用的元件，但如圖3 所示亦可設有相位偏移電路34，其使用相位同步回路 (Phase Locked Loop)回路）。 PLL回路是一種使輸入信號或基準頻率可與輸出信號 的頻率相一致所用的電子電路。藉由使用回路且設有 16 1377791 16891pifl 修正日期:100年4月26曰 爲第94114861號中文說明書無劃線修正本 相位偏移電路34，則可檢出輸入信號和輸出信號的相位 差，藉由控制一電壓控制振盪器或電路的回路(1〇〇p)，則可 發出正確同步的頻率之信號。 相位偏移電路34的内部構成顯示在圖4中。 如圖4所示’相位偏移電路34具有相位檢出器34_i， 電壓控制振盪器34-2和相位偏移量產生部34-3。 相位檢出器(Phase Dector: PD)34-1以電壓（或電流)的 形式使基準頻率信號和電壓控制振盪器34_3的輸出信號 的相位差被輸出。 15 & 電壓控制振盪器（Voltage Controlled 〇sciuator: VCO)34-2是一種藉由電壓來改變頻率所用的振盪器。 相位偏移量產生部34-3產生-種電壓(或電流），盆使 ^檢出II 34_丨所輸出的電壓(或電流)產生—定量的時脈 以上述方式構成的相位偏移電路34藉由連接至正 的時脈信輸人端侧，聰機圖樣通過路 電路不會形成，圖樣相依性的抖動亦不會形成，於， 所定的延遲量施加至輸出信號。 ；疋了使 以上賴财發㈣錢如人魏 半導體測财置的實施形式來說明，和 電路’時序產生器和半導體測試震置不是= 施形式，賴亦可在本發明的範圍t作種種可能的 例如，在上述的實施形式中，信號輸出入電路在電路 17 16891pifl 爲第9411備號中文說明書無劃線修正本 修正曰期:100年4月26臼 構成上雖然可具有正反器和延遲電路，但不限於由這些正 反益和延遲電路所構成，可設有其它的電路元件。 又’信號輸出入電路中所設的正反器在圖2等等中雖 1只有一個，但不限於一個，亦可設有多個。此時，時脈 佗號延遲電路亦可連接至一個正反器的時脈輸入端，又， 亦可連接至二個以上的正反器的時脈輸入端。 產業上的可利闬竹 本發明由於涉及一種可使時序脈波的時序誤差減低的 時序產生器，則適合用在使用時序脈波以進行所定的動 之裝置或機器中。 雖然本發明已以較佳實施例揭露如上，然其並非用以 限^本發明’任何熟習此技藝者，在不脫離本發明之精神 和範圍内，當可作些許之更動與潤飾，因此本發明之保護 範圍當視後附之申請專利範圍所界定者為準。 【圖式簡單說明】 圖1係本發明的時序產生器的電路構成圖。 圖2係本發明的信號輸出入電路的電路構成圖。 圖3係本發明的另一信號輸出入電路的電路構成圖。 圖4係使用PLL回路之相位偏移電路的電路構成圖。 圖5係一般的半導體測試裝置之概略構成的電路構成 圖6係先前的時序產生器的電路構成圖。 圖7係先刖的仏號輸出入電路的電路構成圖。 圖8⑻係脈波連續發生時，妓意的邊緣受到來自其 1377791 16891pifl 修正日期:1〇〇年4月26日 爲第94114861號中51¾明書無劃線修正本 它邊緣的影響所造成的樣態之波形圓。圖8(b)係脈波單獨 發生時’受注意的邊緣受到來自其它邊緣的影響所造成的 樣態之波形圖。圖8(c)係受注意的邊緣受到來自其它邊緣 的大的影響所造成的樣態之波形圖。圖8(d)係受注意的邊 緣未受到來自其它邊緣的影響時的樣態之波形圖。〜 圖9係延遲電路中所設的反相器的電路構成圖。 【主要元件符號說明】 I 半導體測試裝置 II 圖樣產生器 12 波形整形器 13 圖樣比較器 14 驅動盗 15 比較器 16 失效解析記憶體 17 輸入電壓產生器 18 裝置用電源 19 比較電壓產生器 20 時序產生器 21 周期產生器 22-1 —22-n 延遲產生部 23 24 3〇、30a 31 周期演算元件 延遲演算元件 信號輸出入電路 正反器，資料保持電路 1377791 修正日期:1〇〇年4月26曰 16891pifl 爲第94114861號中文說明書無劃線修正本 31a 基準信號延遲元件 32 時脈信號延遲電路 32a 可變延遲元件 33 資料延遲電路 33a 資料延遲元件 34 相位偏移電路 34-1 相位檢出器 34-2 電壓控制振盪器 34-3 相位偏移量產生部 20

Claims (1)

1. l6891pifl 爲第賴6職1__難絲 赃日義㈣26日 七、申請專利範圚·· 時二序產生器’其輸出一種基準信號已延遲所定 ㈣波錢，其在構成上的⑽為包括所疋 時間演算元件，其算出施加至該基準信號的延遲 L號輸iij人電路，其對應於該延 出的延遲時間以延遲該基準信號， I异辑所异 該k號輸出入電路具備： 資料延遲f路，用以延遲該基準信號； 的輸路’依據該延遲時間，延遲時脈信號 保持電路’耗接至該資料延遲電路與該時脈信號 ’純㈣的縣準錢和㈣的該時脈信號的 該輸入時序’且同時依據該時脈信號的該^出 延遲的該基準信號。 町斤翰出 2. 如申請專利範圍第i項所述之時序產生器， 資料保持電路包含正反器。 一 δΛ 3. -種時序產生器，其輸出—種基準信號已延 Β夺間的時序脈波信號，其在構成上的紐為包括： 延遲時間演算元件，其算出施加至該基準信 時間；以及 佗號輪出入電路，其對應於該延遲時間演算元件所 出的延遲時間以使基準信號延遲， 21 1377791 16891pifl 修正日期:100年4月26日 爲第94114861號中文說明書無劃線修正本 該信號輸出入電路具備： 資料延遲電路’用以延遲該基準信號； 相位偏移電路’依據該延遲時間，延遲時脈信號的輸 入時序；以及 貢料保持電路，賴接至該資料延遲電路與該時脈作於 延遲電路，接收延遲的該基準信號和延遲的該時脈信^ 該輸入時序，且同時依據該時脈信號的該輸 延遲的該基準信號， 别出 其中相位偏移電路更包括： 相位檢出器，用以檢出該時脈信號的相位； 生偏移量’用以延遲該時脈信號； 1控龜n接收延遲的料脈信號，使延遲 ==信號具有正確同步的頻率，並加以輸出至該資料保 《如ί料纖圍第3項所狀時序產 資料保持電路包含正反器。 11其中5亥 5.-種半導體測試裝置，包括··圖樣產生器， 一測試圖樣和-期待值圖樣；波形整 ^ ==且施減測試圖樣至被測試以= 來的期i值隨被測4裝置之測試結果和由圖樣產生器而 以及進，，以判斷該被測試裝置的良否； 加至波形整形器，其频為·· 叫序脈波* 時序產生器是由申請專利範圍第1項至第4項中任一 22 1377791 修正日期:1〇〇年4月26日 16891pifl 爲第94114861號中文說明書無劃線修正本 項所記載的時序產生器所構成。 23 1377791 16891pifl 修正日期:1〇〇年4月26日 爲第94114861號中文說明書無劃線’修正本 四、指定代表圖： (一) 本案指定代表圖為：圖（1 )。 (二) 本代表圖之元件符號簡單說明： 20 時序產生器 21 周期產生器 22-1- 〜22-n延遲產生部 23 周期演算元件 24 延遲演算元件 30a 信號輸出入電路 31a 基準信號延遲元件 32a 可變延遲元件 33a 資料延遲元件 五、本案若有化學式時，請揭示最能顯示發明特徵 的化學式： 無 3