TWI342022B - A writing circuit for a phase change memory - Google Patents

Description

1342022 九、發明說明： ί - .. 【發明所屬之技術領域】 * 本發明為一種相變化記憶體寫入電路，特別是一種具 有記憶體快速寫入控制單元的相變化記憶體寫入電路。 【先前技術】 隨著可攜式應用產品的成長，使得非揮發性記憶體的 Φ 需求有日漸增加的趨勢，相變化記憶體技術由於具有速 度、功率、容量、可靠度、製程整合度、以及成本等具競 爭力的特性，已被視為下一世代最具有潛力的非揮發性記 憶體技術。 相變化記憶體的操作主要是藉由兩種不同大小的電流 脈波施加在相變化記憶體之上，使得相變化記憶體由於歐 姆加熱的效應，導致局部區域因不同的溫度改變而引發相 變化材料的非晶態（amorphous state )與結晶態（crystalline φ state)的可逆相轉變，並藉由此兩相變結構所呈現的不同 電阻值來達到儲存資料的目的。第1圖為一般對相變化記 憶體進行寫入與讀取的電流脈波示意圖。當相變化記憶體 進行RESET操作時，主要是施加一脈波寬度較短且脈波高 度較高的重置電流I RESET ， 藉由此脈波的施加使得相變化 記憶體局部區域的溫度會高於相變化材料的熔點溫度（Tm) 而融化。當此融化的區域在瞬間降溫時，由於沒有足夠的 時間來進行再結晶，因此在凝固的過程中會形成非晶態， 此時相變化材料具有高阻值。另一方面，當相變化記憶體 0949-A22025TWF(N2)；P5l950184TW：brent 6 1342022 進行SET操作時，則是利用一脈波寬度較寬且脈波高度較 低的设定電流ISET，藉由此脈波的施加使得相變化記憶體 局部區域的溫度介於相變化材料的結晶溫度（Te)與熔點 溫度（Tm)之間，如此經過set操作之後的非結晶化區域則 可再被結晶。如上所述，相變化記憶體的RESET操作與 SET操作即如同記憶體中的寫入（write)與擦拭（erase) 動作，最後藉由將相變化記憶體操作在結晶態與非晶態之 間的電阻差異來達到記憶的效果。當讀取相變化記憶體中 的資料時，則利用一電流大小小於Iset的讀取電流、心來 判斷其電阻值’以得知其儲存的資料。 第2圖所示為一種習知之相變化記憶體的SET信號示 意圖。該SET信號包括一第一結晶化電流脈波丨证们與一第 二結晶化電流脈波ISET2。該第一結晶化電流脈波丨Μη具有 一第一電流峰值IP1 ’且該第一電流峰值Ιρι之維持時間為 第一維持時間t〗，該第二結晶化電流脈波Iset2具有一第二 電流峰值In ’且第二電流峰值Ιρζ之維持時間為第二維持 時間t2。 習知的SET信號系藉由兩個不同電流脈波的組合來進 行結晶化（SET)的操作，利用第一個電流峰值較高且第 一維持時間h較短的脈波作用可使相變化材料先完成局部 區域的結晶，接著再利用跟隨的第二個電流峰值lp2較小且 第一維持時間k較長的脈波作用來達成相變化材料的完成 結晶。利用這樣的結晶化操作方法可提供較穩定的可靠度 (reliability)特性，且對於提升元件的均勻性分佈亦有極= 0949-A22025TWF(N2)；P51950184TW：brent 7 i^4ZU22 的助益。 帝第3圖為一種習知產生如第2圖的SET信號的電流產 ^電路示意圖。第一電流產生器31與第二電流產生器32 二別透過一第一二極體33與一第二二極體34耦接至加法 器35 ’用以輪出如第2圖力SET信號。第一電流產生器 。。輪出第電流臉波，其大小為丨七2，第二電流產生 J 32輸+出一第二電流脈波，其大小為ip2。第一電流產生 。。&31與第一電流產生器32根據控制信號S1與S2同時輸 出第電〃IL脈波與第二電流脈波以產生第一結晶化電流脈 ί IsET1並維持t1的時間’接著控制信號S1反致能（disable ) f —電流產生器3卜使其停止輸出第-電流脈波。此時再 藉由控制㈣S2控制第二電流產生器32輸出第二電流脈 波以產生第二結晶化電流脈波“並維持。的時間。如 此一來便可產生如第2圖的SET信號。 【發明内容】 路本發明的目的為提供一種相變化記憶體的快速寫入電 本發明的另一目的為提供一種只使用單一 變化記憶體快速寫入電路。 原的相 本發明的-實際例中提供—種相變化記 路，包括-寫入路徑與-快速寫入控制單元，耗接 路徑，用以提供-寫入電麼至該寫入路徑。該寫入= 包括-電流驅動單元、一第一開關裝置以及—相變化2 胞皁兀。該電流驅動單元，耦接一高電壓源，用以輪出:、 0949-A22025TWF(N2)：P5i950l84TW：brent 8 ^42022 k制信號而導 驅動電流。該第一開關裝置 通或關閉。 本發明的另—實施例提供—種相變化記憶 L包括電:寫二路徑以及一控制信號產生器。該寫八路徑 翠元、一第一開繼、一相變化纪憶胞 … 及第二開關裝置。該電流驅動單元，耦接—t ^源用以輸出_驅動電流。該第―開關裝置，受控於— 第-控制信號，且當該第—控制信號位於—第_電壓準位 時1該第一開關裝置被導通。該相變化記憶胞單元 該第-開關裝置與該第二開關裝置之間。該第二開關裝 f二耦接該相變化記憶胞單元與一低電壓源之間，受控^ —第二控制信號，且當該第二控制信號位於一第二電壓準 位時，該第二開關裝置被導通。該控制信號產生器，用以 產生該第二控制信號，其中該第二控制信號包括具有一第 三電壓準位的一第一脈波信號與具有該第二電壓準位的一 第二脈波信號。 .實施方式】 為了使相變化記憶體在進行結晶化操作時能有較高的 穩定性以及整個相變化記憶體的均勻性提高’習知的結晶 化，作係先對相變化記憶體輸入一較高電流先熔化相變化 記憶體後’再輸出一較低電流使相變化記憶體結晶化。為 達成此一目的，習知技術多利用多個電流源或是特殊的電 流產生電路來達成’在電路設計上都會增加複雜性，因此 本發明提供具有單一電流源的相變化記憶體寫入電路，且 (C ) 0949-A22025TWF(N2)；P51950184TW：brent 9 1342022 可以達成習知技術所預達成之目的。 ‘ 第4圖為根據具有本發明之一相變化記憶體寫入電路 ' 的一實施例的一寫入路徑之示意圖。第4圖所示之寫入路 徑包含了電流驅動單元41、第一開關裝置42、GST裝置 43以及第二開關裝置44。在本實施例中，寫入路徑僅包含 一相變化記憶胞（GST裝置43)，在另一實施例中，寫入 路徑可能包含複數個相變化記憶胞。且一相變化記憶體中 可能包含複數條具有複數個相變化記憶胞的寫入路徑，用 ® 以形成一矩陣狀記憶體陣列。電流驅動單元41耦接一高電 壓源VDD，用以提供一寫入電流Iwrite。第一開關裝置42， 受控於一第一控制信號S1，並根據第一控制信號S1決定 是否導通。第二開關裝置44耦接在該GST裝置43與一低 電壓源（地電位）之間，受控於一第二控制信號S2，並根 據第二控制信號S2決定是否導通。在本實施例中，第二開 關裝置44為一 NMOS電晶體T41，然在另一實施例中第 二開關裝置44可為一個或複數個PMOS電晶體、NMOS • 電晶體、CMOS電晶體、傳輸閘（transmission gate )或其 他相似之元件。 因為電晶體NMOS會因為其閘極電壓的大小決定其導 通的程度，在電晶體NMOS的源極與汲極端的電壓固定情 形下，閘極端接收到的電壓增大，使得電晶體NMOS的源 極與汲極端的等效電阻變小，亦即流經NMOS電晶體T41 的電流變大。因此，便可利用此一特性，藉由調整第二控 制信號S2的電流峰值（current peak)，使得GST裝置43 0949-A22025TWF(N2)：P51950184TW；brent

Claims (1)

1. ^42022 第 96124453 號 十、申請專利範圍： [lot /修正本 ifjE a - 修正本 i. 一種相變化記憶 --- "«肌π，、电吩，巴枯_ 快速寫入控制單元，其中該寫入路徑包括： 兩八路徑與 電流； 電流驅動單元，耦接一高電壓源，用以輸出一寫入 -弟-開關裝置，受控於—第—控制信號，以 式搞接於該電流驅動單元與—相變化記憶胞單元之間，春 該第一_裝置被藉由該第—控健號被導通時，該寫: 電流被流經該相變化記憶體； 其中該快速寫入控制單元，耗接該寫入路經，當該♦ 流驅動單7^有輸出該寫人電流時，用以提供-寫I電i =寫入路徑中該電流驅動單元與該相變化記憶體之間的 ，點’其中該寫人電㈣大小為該高電壓 電壓值的一半。 电

   故，甘如申％專利範圍帛1項所述之相變化記憶體寫入電 中°玄第一開關裝置包含一 MOS電晶體。 如申專利範圍第丨項所述之相變化記憶體寫入電 二控制t該寫入路徑更包括-第二開關裝置，受控於-第 二二二彳§號，以串聯方式耦接於該相變化記憶胞單元與一 低電壓源之間。 路，申请專利範圍第3項所述之相變化記憶體寫入電 ^玄第一開關裝置包含一 MOS電晶體。 路，其中專利範圍第1項所述之相變化記憶體寫入電 田δ亥電流驅動單元輸出該寫入電流時，該快速寫 19 第 96124453 號 修正日期:〗〇〇·2.17 修正本 入控制單元停止輸出該寫人電壓至該寫人路徑。/ 路，复中申^^^圍帛1項所述之相變化記憶體寫入電 速寫入控制單元持〜二又有輸出該寫入電流時’該快 止蜍 、“3出5亥寫入電壓-預定時間後，才停 止輸出該寫入電壓至該寫入路徑。 路，^1中二專利祀圍弟1項所述之相變化記憶體寫入電 ’:：豸第一開關裝置耦接在該電流驅動單元與該相變

   ^體之間，且該端點位於該電流驅動單元與該第一開 之間或錢點位於該第—開關裝置與該相變化記憶 胞單元之間。 8·如申请專利乾圍第！項所述之相變化記憶體寫入電 路其中該快速寫入控制單元包括： 一第三開關裝置’受控於—第三控制信號；以及 電壓產生器，用以提供該寫入電壓，並透過該第三 開關裝置輸出。

   9.如申請專利範圍第8項所述之相變化記憶體寫入電 路，其中當邊電流驅動單元沒有輸出該寫入電流時，該第 三開關裳置被導通且該電壓產生||輸出該寫人㈣至該寫 入路徑。 ^ 10.如申請專利範圍第8項所述之相變化記憶體寫入電 路’其中該第三開關裝置包含一 MOS電晶體。 】1.如申請專利範圍第8項所述之相變化記憶體寫入電 路其中¥該電流驅動早元輸出該寫入電流時，該第三開 關裝置被關閉且該電愿產生器停止輸出該寫入電遷至該寫 20 1342022 第 96124453 號 入路徑。 修正曰期:100,2.17 修正本 12·如申請專利範圍第8項所述之相變化記憶體寫入電 路，其中該電流驅動單元輸出該寫入電流時，該第三開關 裝置持續導通-預定時間後被關閉，且當該第三開關裝置 被關閉時，該電壓產生器停止輸出該寫入電壓至該寫入路 徑。 13.—種具有一寫入路徑之相變化記憶體寫入電路，其 中°亥寫入路徑包括： 一電流驅動單元，耦接一高電壓源，用以輸出一寫入 電流； ，一第—開關裝置，受控於一第一控制信號，以串聯方 式耦接於該電流驅動單元與一相變化記憶胞單元之間，當 該第一控制信號位於一第一電壓準位時，該第一開關裝置 被導通； ，一第二開關裝置，受控於一第二控制信號，以串聯的 方式輕接於_變化記憶胞單元與一低電壓源之間，受控 於第—控制信號，且當該第二控制信號位於一第二電壓 準位時，該第二開關裝置被導通；以及 < :控制信號產生器，用以產生該第二控制信號，其中 。:第一控麻號包括具有—第三㈣準位的―第—脈波信 、與具有該第二電壓準位的—第二脈波信號。 14.如申請專利範圍第13項所述之相變化記憶體寫入 •路，其中該第一開關裝置包含一 M〇s電晶體。 15·如申請專利範圍第】3項所述之相變化記憶體寫入 21 第 96124453 號 修正本 修正日期:100.2.】7 電路其中該第二開關裝置為- NMOS電晶體。 Φ枚6^睛專利範圍帛】5項所述之相變化記憶體寫入 ; “中該第二電壓準位高於該第二電壓準位。 番政17.!^請專利範_ 13項所述之相變化記憶體寫入 /、中該第二開關裝置為一 PM〇s電晶體。 ’如中請專利範圍帛】7項所述之相變化記 電路，复由分姑___ /、甲該弟二電壓準位高於該第二電壓準位。 電路^申請專利範圍帛〗3項所述之相變化記憶體寫入 ^ 了中該控制信號產生器包括一位址變換偵測器，當 換偵測器偵測到-位址資料改變時，該控制信號 產生益輪出該第二控制信號。

   22 1342022 ' 第 96124453 號 修正日期:99.10.27 99.10.2" 修正本

   電流

   時間 第1圖

   電流

   第2圖 1342022 修正本 ' 第96124453號 修正日期:99.10.27

   Ιρ,-Ι Ρ2 33

   第3圖 lP2 34 0-35 1342022 修正本 ' 第96124453號 修正日期:99.10.27

   S1 S2

   DD

   V 第4圖 1342022 第 96124453 號 修正日期:99.10.27 修正本 S1

   第5圖

   1342022 ' 第 96124453 號 修正日期:99.10.27 修正本 r61

   3.3V 63

   3.6V- 工 S2 第6圖

   第7圖 1342022 • 第96124453號 修正日期:99.10.27 修正本 so

   S1

   爹 R cell 厂84 快速寫入控制 單元 广83 GST裝置

   S2-|ΓΤ81

   第8圖 1342022 第 96124453 號 修正日期:99.10.27 修正本

   卜、〆81

   S2 第9圖 1342022 第 96124453 號 修正日期:99.10.27 修正本

   S3

   SW1 广101 電壓源 第10圖

   1342022 第 96124453 號 修正日期:99.10.27 修正本

   第11圖 1342022 修正本 ， 第96124453號 修正日期:99.10.27 ΤΙ T2

   第12圖