TWI337000B - Tri-state i/o port - Google Patents

Description

1337000 九、發明說明： 【發明所屬之技術領域】 本發明是有關於三態輸入/輸出埠的設計，且特別是有 關於可省略轉迴時間之三態輸入/輪出埠的設計。 【先前技術】 目鈾在微處理器（microprocessor )以及電子系統的設 计中，其資料傳送的協定（protocol)規定匯流排（bus) 的使用權轉換時，為避免任何匯流排衝突（bus c〇ntenti〇n ) 的可能產生，在使用權轉換時，通常需加上一轉迴時間 (turn around time )，以保證任何時間都不會有匯流排衝突 的發生。 凊蒼考第-®，其為避免發生匯流排衝突所加上的轉 迴時間示意圖。其中A、B分別代表A裝置（Adrive)及 B裝置（B drive)，A裝置及B裝置皆是採用三態的輸入/ 輸出埠（tri-state I/O )，且A裝置及B裝置共用匯流排丨〇。

而A_OE及B_OE則分別係為A裝置及B裝f的啟動訊號 (output enable signal)。在區間 n (peri〇dn)時，A_〇E 為高態（High)，此時表示A裝置被啟動並使用匯流排1〇 傳送資料或心令。而區間12 (peri〇cj 12)則是匯流排1〇 的使用權由A裝置轉換至b裂罝時，為避免匯流排衝突所 加上的轉迴時間。在區間12，A—〇E由高態轉為低態 6 1337000 (Low) ’亦即a裝置轉為未啟動狀態。所以在區間13 (period 13)可觀察到b_〇e由低態轉為高態，亦即此時 B裝置被啟動並獲得匯流排1〇的使用權。b裝置藉由匯流 排1〇傳送資料或指令。 共用匯流排10的A裝置以及B裝置在匯流排1〇使用 權轉換時’在現行其電路架構下，的確需要加入一轉迴時 間以避免匯流排衝突的發生。 請參考第二圖’其所繪示為習知A裝置以及b裝置的 三態輸入/輸出蟑的電路圖。A裝置的資料（a data)以及 A裝置的啟動訊號（A—〇E)經由一反及閘（NANd)元件 210控制電晶體213的開/關（ΟΝ/OFF);而A裝置的啟動 訊號（A-OE)先經由一反閘（NOT)元件212再與A裝 置的舅料（A data )經由一反或閘（NOR )元件211控制 電晶體214的開/關（ΟΝ/OFF)。而電晶體213及電晶體214 連接的節點（node)成為Vo_A 215輸出到與B裝置共用 的匯流排10。反觀B裝置的資料（B data)以及B裝置的 啟動訊號（B_OE)經由一反及閘（NAND)元件216控制 電晶體219的開/關（ΟΝ/OFF);而B裝置的啟動訊號 (B一0E)先經由一反閘（NOT)元件218再與B裝置的 資料（B data)經由一反或閘（NOR)元件217控制電晶 體220的開/關（ΟΝ/OFF)。而電晶體219及電晶體220連 接的節點成為Vo_B 221輸出到與A裝置共用的匯流排1〇。 當A裝置的啟動訊號A一OE為低態時，此時a裝置中 的電晶體213及電晶體214皆不會被開啟，所以a裝置為 7 1337000 未啟動狀態。當A裝置的啟動訊號八_〇丑為高態，且A裝 置的資料（A data)亦為高態，則電晶體213被開啟（ON)， ， 電源電壓（Vdd)傳遞至V〇_A215並呈現高態輸出至匯流

. 排10。反之，當A裝置的啟動訊號八_0£為高態時，且A 裝置的資料（A data)為低態’則電晶體214被開啟，使 A 得接地電壓傳遞至V〇_A 215呈現低態輸出至匯流排10。 ’ 上述說明僅提出裝置A與裝置B於高態（High)的啟動訊 號於高態（High)時被啟動。然而，熟悉此技藝的人士也 • 可以設計裝置A與裝置B於低態（Low)的啟動訊號時被 啟動。再者’為了加強三態輸入/輸出埠的上拉以及下拉的 能力，也可以利用多個電晶體並聯於電晶體213、電晶體 214、電晶體219或者電晶體220。 再者，當B裝置的啟動訊號3_〇^為低態時，此時B 裝置中的電晶體219及電晶體220皆不會被開啟，所以b 裝置為未啟動狀態。當B裝置的啟動訊號BJ3E為高態， 且B裝置的資料（B data)亦為高態，則電晶體219被開 •啟，使得VO—B221呈現高態輸出至匯流排1〇。反之，當b 裝置的啟動訊號B_OE為高態時，且b裝置的資料（b data) - 為低態，則電晶體22〇被開啟，使得Vo—B 221呈現低態輸 . 出至匯流排10。 由上述A裝置以及B裝置的電路運作得知，若通訊協 定中並未定義轉迴時間且A裝置及B裝置同時處於啟動狀 態時，當A裝置、B裝置的資料皆為高態或皆為低態時， 對A裝置或裝置B的三態輸入/輸出埠並不會造成什麼影 8 (S > 1337000 響。但是若A裝置及b裝置同時處於啟動狀態時，且A 裝置及B裝置的資料為不同態時，則A裝置或裝置B的三 態輸入/輸出埠有可能消耗太多的電能或者造成系統不穩 爹 疋’悉詳述如下。 • 若A裝置及B裝置同時處於啟動狀態，且A裝置的資 v 料為高態’ B裝置的資料為低態時，此時電晶體213及電 - 晶體220同時開啟。然而因電晶體213及電晶體220的阻 抗很小’由電壓源（Vdd)經由電晶體213、電晶體220至 • 接地（ground)的電流會非常大，所以此大電流可能會直 接貫穿電晶體213及電晶體220，導致電晶體213及電晶 體220的破壞’造成a裝置與B裝置的三態輸入/輸出埠 消耗太多的電能或者造成系統不穩定。又或者是A裝置及 B裝置同時處於啟動狀態，且A裝置的資料為低態，8裝 置的資料為高態時，此時電晶體214及電晶體219係為開 啟。然而因電晶體214及電晶體219的阻抗很小，由電壓 源（Vdd)經由電晶體219、電晶體214至接地（gr〇und) 春 的電流會非常大，此大電流可能會直接貫穿電晶體214及

電晶體219’導致電晶體214及電晶體219的破壞，使得A • 裝置與B裝置的三態輸入/輸出埠消耗太多的電能或者造 成系統不穩定。 综觀以上之習知技術’若在上述的電路架構下，在匯 流排使用權轉換時，一定得加上一轉迴時間，以避免匯流 排衝突或甚至三態輸入/輸出埠消耗太多的電能或者造成 系統不穩定的可能性。加上一轉迴時間雖然是安全的作法 9 < S ) 但疋部也使得系統資料傳送的速度也相對地減缓。是故， 如何°又3十二態輸入/輸出埠（tri-state I/O)使得其資料傳送 更有效率且又可避免匯流排衝突時三態輸入/輸出埠毀損 的發生將是本發明之重點。 【發明内容） 有，於此’本發明的目的在於提供一種可省略轉迴時 f態輪入/輸出淳設計’有效改善習知之三態輸入/輸出 、。又5、系統沒有加入轉迴時間下容易造成資料傳送較慢 、及排衝突g寺所造成三態輸人/輸出埠毁損之問題。 本I明提出一種三態輸入/輸出埠，其中該三態輸入， 包合二態邏輯方塊、弱緩衝11及延遲輸出方塊。三 。方塊其輪人端接㈣料及啟動訊號，其中當啟動訊 ^若資料為高態時，輸出端則被拉高態；若資 幹==寺:？、!端則被拉低態。而弱緩衝器其輸入端及 ^入^㈣輯方塊⑽出端相接。延賴出方塊其 邏輯方塊的輪出端，延遲輸出方塊的輸出 高能^ 輯方塊。當三態邏輯方塊的輸出由低態轉 高態且該延遲輪出方隸二怨•方塊的輪出為弱 ,^ 輸出方塊將使仔該三態邏輯方塊拉高離的能 弱當三態邏輯方塊的輸出由高態轉低i時， 延遲“ 二㈣輯方塊的輸出為弱低態且該 輪出方塊將使得該三態邏輯方塊拉低態的能力被關 1337000 掉。 為了使貴審查委員能更進一步瞭解本發明特徵及技 術内容’請參閱以下有關本發明之詳細說明與附圖，然而 所附圖式僅提供參考與說明，並非用來對本發明加以限制。 【實施方式】 請參考第三圖A，其所繪示為本發明第一實施例的三 悲'輪入/輪出埠設計。當系統定義其資料傳送的協定 (Protocol)係為當共用匯流排的使用權轉換時，不再使用 轉迴時間而直接將使用權轉換。然而如同在先前技術提及 的，若在共用的匯流排使用權轉換時，一定要加上一轉迴 時間才轉換匯流排的使用權，才不容易造成三態輸入/輸出 谭消耗太多的電能或者造成系統不穩定。本發明第一實施 例的二恶輸入/輸出埠設計則可省略轉迴時間，加快系統本 身資料傳送的速度且又不至於造成三態輸入/輸出埠的毁 損。第二圖A係繪示三態輸入/輸出埠3〇〇的設計。該三態 輸入/輸出埠300輸入端接收資料（data)及啟動訊號〇E (output enable)，該三態輸入/輸出埠3〇〇輸出端（節點 313)拉到金屬襯墊（pAD) 305並連接至欲與其他裝置共 用的匯流排。其中反及閘元件3〇卜反或閘元件3〇2、電晶 體303、電晶體304及相反器309與第二圖中A裝置或B 裝置的二怨輸入/輸出埠作用雷同，在此不再贅述。另外， 輸出點313連接至一弱緩衝器（weak buffer) 306再接回輸 1337000 出點313,輸出點313並分另一路徑回授經由一延遲器 (delay) 307及一相反器（inverter) 308再分別接至反及 • 閘元件301及反或閘元件302。再者，區塊314電路可偵 、 測金屬襯墊305是否有數位狀態的變化（即三態輸入/輸出 、 埠3〇〇的輸出為低‘％轉向態或高態轉低態）。若金屬襯墊 305有數位狀態的變化時，則第三圖a中區塊314電路開 • 始作用，悉詳述其細部作用如下： 鲁 ，三態輸入/輸出埠300運作時，啟動訊號〇E為高態， 當輸入的資料（data)由低態轉高態時，三態輸入/輸出埠 30〇的輸出點313為低態轉高態（1〇w t0 high)且區塊314 電路偵測金屬襯墊305從低態轉為高態（1〇wt〇high)。也 就疋δ兒，當輸入的資料（data)為低態時，三態輸入/輸出 埠300的輸出點313為低態，且該低態係由弱緩衝器 所維持。再者，區塊314電路可使得反或閘3〇2輸出低態 關閉電晶體304。所以，當輪入的資料（如匕）轉換為 • 回悲時，此時三態輸入/輸出埠3〇〇首先需拉高態（puU hlgh)&使輪出由低態轉高態。也就是說，當輸入的資料（如⑷ 由低轉高態’反及閘3()1作用使得節點311由高態轉低 電晶體303被開啟使得輸出點313被拉高態（puU — 里袖）’此時金屬襯墊305係為強高態（str〇nghigh)。輸出 里13的誣尚態接著經由延遲器307及相反器308使得節 ^ ^10為低·％，亚分別再輸入反及閘元件301及反或閘元 02 ’使付即點311由低態又轉為高態進而關掉電晶體 亦即關掉裝置300拉高態（pullhigh)的能力。並在 (S > 12 1337000 同時輸出點313的另一路徑經由弱緩衝器306再接回輸出 點313 ’由弱緩衝器306繼續保持輸出點313的高態，但 此時輸出點313係為弱高態（weak high)。所以，當三態 輸入/輸出淳3〇〇的輸出點由低態轉高態時，三態輸入/輸出 璋的拉強向態方塊（pull strong high block :即反及閘 301和電晶體303)首先作用使得輸出點313由低態轉為強 尚態315如第三圖B所示。接著，延遲輸出方塊（dday

block.即延遲器3G7及相反器猶）作關掉三態輸入/ 輸出璋300㈣高態的能力並由弱缓衝器鼠繼續保持輸 出點為弱高態316如第三圖B所示。因此金屬襯塾3 〇 5輸 =為高態時，大部份喃係為弱高態，也就是說，此弱高 態係由弱緩衝器306維持。 一"可推，當輸入的資料（data)由高態轉低態時， 三.讀入/輸出埠的輸出點313為高態轉低態（_〇 =)且區塊3U電關測金屬襯墊奶從高態轉為低態

日是說，當輸入的資料―）為高態 讀入/輸出痒300的輸出點313為高能，且今古熊 係由弱緩衝器枷所維持。再者，區塊3H電路可使^ 及閘3 01輸出尚態進而關閉電晶體3 〇 3 貧料（―）觀為低態時 田輸入的 先需拉低態（_ w)二：；f入/輸出痒首 當輸入的㈣轉储。也就是說， 得節㈣2由低態轉高轉曰低悲，反或閑逝作用使 一 电晶體304被開啟伟尸於山 313被拉低態（pul丨i〇w) 使付輸出點 此¥金屬视塾305係為強低態 (S ) I337〇〇q (strong low)。輸出點313的強低態於是經由延遲器307 及相反器308使得節點310為高態，並分別再輸入反及閘 元件301及反或閘元件302，使得節點312由高態又轉為 低態進而關掉電晶體304。亦即關掉三態輸入/輸出埠300 拉低態（pulllow)的能力。並在同時輸出點313的另一路 徑經由弱緩衝器306再接回輸出點313 ’由弱緩衝器306 繼續保持輸出點313的低態，但此時輸出點313係為弱低 態（weak low)。所以’當三態輸入/輸出埠3〇〇的輸出點 由高態轉低態時，三態輸入/輸出埠300的拉強低態方塊 (pull strong low block :即相反器、反或閘302和電晶體 304)首先作用使得輸出點313由高態轉為強低態317如第 二圖B所示。接著，延遲輸出方塊（dday bl〇ck :即延遲 态307及相反器308 )作用關掉三態輸入/輸出埠3〇〇拉強 低態的能力並由弱缓衝器3G6繼續保持輸出點為弱低態 318如第三圖b所示。因此金屬襯塾奶輪出為低態時， 大部份時侯係為弱低態，也就是說，此弱低態係由弱緩衝 器306維持。 需注意的是，本發明第—實施例中的弱緩衝器揚其 卩是當輸出璋300本身的拉高能力或拉 關掉時，繼續維持輪出的高態或低態。再者，因 芯本㈣㈣係為高阻抗.所以即使三 j入/輸料與其他三態輸人/輸 數位狀態時，這必共用匯一 W出為不同 構並不合產生m上非的二‘讀入/輸出蜂其内部結 不民產生先刚技術中所提及由電壓源（vdd)經由電 14 日日體至接地（groun(j)的大電吁、 被破壞。也就是說，在上述的-▲並造成三態輸入/輸出埠 匯流排的使用權由三態輪入/輪j、輸入/輪出埠設計下，當 入/輸出埠時且三態輸入/輸出埠 0轉換至其他二悲輸 埠的輸出為不同數位狀態時， /、其他二悲輸入/輸出 態或弱低態，所以並不至於〃輸出大部分時間是弱高 因此可以節省先前技術的轉；;時輸出埠的毁損。 突產生時三錄人/輸料 免匯流排衝 '、先不％疋的可…加快了系統資料傳送的速度。 再者，因弱緩衝器3〇6维拉 & ^ ^ ^ 寺輪出的尚恶或低態係為弱 Γ^弱健’所以三態輸人/輪料_的資料（data) 2數位狀態的變化，三態輸人/輸料的拉強高態方 塊或拉強低態方塊可立即作用，將輸出端拉為高態或拉為 低態。 而想達成弱緩衝器306的功能，其内部結構有很多種 方式可以實現（multi implementation )。例如利用兩個相反 器（inverter)串聯相接如第三圖c所示。其中電晶體352 與353所組成的相反器為一弱相反器（weak jnverter )，電 晶體350與351所組成的相反器為一般的相反器。再者， 若相反器的電晶體352為弱P型金氧半場效電晶體（weak P-MOSFET : weak PMOS )，而電晶體353為弱N型金氧半 場效電晶體（weakN-MOSFET: weakNMOS)此處的弱p 型金乳半場效電晶體和弱N型金氧半場效電晶體係採用長 通道（long channel)元件的一種，其拉高態或拉低態的速 15 1337000 度會較慢。所以若金屬襯塾3G5有數位狀態的變化時，就 需要弱緩衝器3 0 6依需求來繼續維持金屬概塾3 g $的高够 或低態。而因弱缓衝器寫係採用長通道元件組成，所二 其拉尚態錄健的速度會贿，正㈣合稍輸出方塊 關掉三態輸入/輸出埠雇原有拉強高態方塊拉高態或拉強 低態方塊拉低態的作用。再者，弱緩衝器306亦可以設計 為第三圖〇所示具有三態㈤刪e)功能，也就是說，該

弱緩衝器306可以摟收二能鈐λ , A 塌收—讀人/輸料的啟動訊號 OE來啟動弱緩衝n遍藉此達到省電的功效。 另外’延遲器307可依照系統的需求，利用一或多個 緩衝器（buffer)相串接達到系統所需的延遲時間⑽乂 _)’又或者是設t卜電㈣的臨限電壓（細趣 v-ge . Vt) ’當議被啟動時，三態輸入/輸出埠· 方塊拉低態的作用被關 掉”月芬考第三圖B，於區間323、324、325時，強高離 的時間（區間315、319)與強低態的時間（區間317、則 可以利用設計延遲器3〇7中的延遲時間職）來決 定’或者’也可以設計延遲器3G7中電晶體的臨 小來決定。 再參考第四圖A，其所繪示為本發明第二實施例的 4輸入/輸出埠設計。當系統定義其資料傳送的協定 (Ρ·〇1)係為當共用匯流排的使用權轉換時，啟動中的 裝置其輸出需推高態（pull high)後，才能將匯流排的使 用榷轉換至其他裝置，如PCI匯流排的指令線（__d 16 (S ：) 1337000 lines )或LPC匯流排（pin count bus )。然而如同在先 前技術提及的’若在共用的匯流排使用權轉換時，一定要 加上一轉迴時間才轉換匯流排的使用權，才不容易造成三 態輸入/輸出埠消耗太多的電能或者造成系統不穩定。本發 明第二實施例的三態輸入/輸出埠設計則可省略轉迴時 間，加快系統本身資料傳送的速度且又不至於造成三態輸 入/輸出埠的毁損。第四圖A係繪示三態輸入/輸出埠4〇〇

的設計。該三態輸入/輸出埠4〇〇輸入端接收資料（data) 及啟動訊號OE (output enable)，該三態輸入/輸出埠4〇〇 輸出端（節點411)拉到金屬襯墊（pAD) 4〇5並連接至欲 與其他裝置共用的匯流排。其中反及閘元件4〇1、反或閘 兀件402、電晶體403、電晶體4〇4及相反器4〇9與第二圖 中A裝置或B裝置的三態輸人/輸出埠作用雷同，在此不 再贅述。另外’輸出點411連接至一弱高態緩衝器（weak

Mgh 406再接回輸出點扣，輸出點4ιι並分另

-路徑回授經由-延遲器（dday)4〇7及一相反器（職伽） 梢再接至反及閘元件4()卜再者，區塊412電路可侦測金 屬襯塾4〇5疋否為低態轉高態（即三態輸入/輸出璋_的 = 態^若金额塾4〇5為低態轉高態時，則 .θ品塊412電路開始作用，悉詳述其細部作用如 下. 低心轉鬲怨時，三態輪入/一屮追 400的輸出點411為低_ 4人/輸出埠 心轉―且區塊412電路偵測金屬 17 1337000 襯墊405從低態轉為高態（low to high)。也就是說，當輸 入的貧料（data)為低態時，三態輸入/輸出淳4〇〇的輸出 點411為低態’且該低態係由其中的拉強低態方塊（puU strong low block:即相反器4〇9，反或閘4〇2及電晶體4〇4 ) 所維持。所以’當輸入的資料（data)轉換為高態時，此 時二態輸人/輸出埠伽首先需拉高態（puU high)使輸出 由低悲轉咼怨。換句話說，當輸入的資料（data)由低態 轉咼悲，反及閘401作用使得節點41〇由高態轉低態，電 晶體403被開啟使得輸出點411被拉高態（puUhigh)，此 日守金屬襯墊405係為強高態（str〇ng j^gh)。輸出點411的 強高態接著經由延遲器407及相反器408使得節點413為 低態，並再輸入反及閘元件4〇1，使得節點41〇由低態又 轉為高態進而關掉電晶體403。亦即關掉三態輸入/輸出埠 400拉咼態（pUU high )的能力。並在同時輸出點411的另 一路徑經由弱高態緩衝器406再接回輸出點411，由弱高 態緩衝器406繼續保持輸出點411的高態，但此時輸出點 411係為弱高態（weak high)。所以’當三態輸入/輸出埠 4〇〇的輸出點由低態轉高態時，三態輸入/輸出埠4〇〇的拉 強尚態方塊（pull strong high block :即反及閘401和電晶 體4〇3)首先作用使得輸出點411由低態轉為強高態414 如第四圖B所示。接著’延遲輸出方塊（delay block :即 延遲器407及相反器408)作用關掉三態輸入/輸出埠4〇〇 拉強高態的能力並由弱高態緩衝器406繼續保持輸出點為 弱咼態415如第四圖B所示。因此金屬襯墊4〇5輸出為高 18 1337000 ==Γ弱高態’也就是說，高態係由 4〇6其主要功能即是當三態輸入/輸出蜂伽表=緩衝器 力被關掉時，繼續維持輸出的高_ ^的拉向能 =其娜性即係為高阻抗特性，所以:高= 輸出埠4⑻與其他三態輪人/輸料的

時’這些共用匯流排的三態輸入/輸出璋其内 產魏術中所提及由電壓_)經由電= 地（g:〇Und)的大電流，並造成三態輪入/輸出埠被破壞 也就疋4 ’在上簡三態駄/輸料辑下，1 使用權由三態輸人/輸出埠 排的 追日本曰H ,认 職至其他二怨輸入/輸出 車時且〜輸人/輸出埠_的輸出為高態 /輸出蜂的輸出為低態時，因三態輸瑪出埠4齡=大 部份時間是弱高態，所以不至於造成三態輸人/輸==

知。因此可以節省先前技術的轉迴時間並可有效避免匯流 排衝突產生時三態輸入/輸出埠被消耗太多的電能或者造 成糸統不穩定的可能，加快了系統資料傳送的速度。 再者’因弱高態緩衝器4〇6維持輸出的高態係為弱高 ，’所=態輪人/輸出槔彻的資料（―）由高態轉低 時，三態輸入/輸出埠4〇〇的拉強低態方塊（pull伽叩 1〇Wbl〇Ck •即相反器409、反或閘402和電晶體404)可立 即作用，將輸出拉為低態。 而想達成弱高態緩衝器勸的功能，其内部結構有很 (S > 19 1337000 夕種方式可以實現。例如利用兩個相反器（inver〖er)串聯 相接如第三圖C所示。其中電晶體352與353所組成的相 反器為一弱相反器（weak inverter)，電晶體350與351所 組成的相反器為一般的相反器。再者，若相反器的電晶體 352為弱P型金氧半場效電晶體（weak P-MOSFET : weak

PMOS)，而電晶體353為弱N型金氧半場效電晶體（〜⑶化 N-MOSFET: weakNMOS)此處的弱;P型金氧半場效電晶 體和弱N型金氧半場效電晶體係採用長通道（ channel)元件的一種，也因此其拉高態的速度會較慢。所 以金屬襯墊405由低態轉高態時，就需要弱高態緩衝器4〇6

依需求來繼續維持金屬襯塾4〇5的高態。而因弱高態緩衝 器406係採用長通道元件組成，所以其拉高態的速度會較 慢，正好配合延遲輸出方塊關掉三態輸入/輸出埠4〇〇原有 拉強高態方塊拉高態的能力。再者’弱高態緩衝器傷亦 可以設計為如第三圖D具有三態㈤.）魏，也就是 說’该弱高態緩衝器傷可以接收三態輸入/輸出璋的 啟動訊號OE來啟動弱高態緩衝器傷藉此達到省電的功 效。另外，若想減低電路的成本，弱高態緩衝器概也可 ^接於電壓源（)與輸出點411之間的高阻抗電阻， 所示:來達成其拉高態的功效，或者也可用一 ==()與醜謂之間的弱_電晶體， ，達成其拉高態㈣效。或者，如第四圖 可用-接於電壓源（Vdd)與輸出 弱PMOS雷曰鞅，而兮扭咖…。 山.5今11之間的 曰曰體㈣弱PM〇S電晶體閘極可以接受反相 20 (S ) 的啟動訊號OE，使得該弱PMOS電晶體可以由啟動訊號 0E的控制達成其拉高態的功效。 另外，延遲器407可依照系統的需求，利用一或多個 緩衝器（buffer)相串接達到系統所需的延遲時間㈤吵 time) ’又或者是設計—電晶體的臨限電| 心 voltage · Vt) ’當電晶體被啟動時，三態輸入/輸出埠4〇〇 的=強高態方塊拉高態的作用被關掉。所以依照所需的延 遲％間（delay time)來設計該電晶體的臨限電壓。請參考 第四圖B ’於區間418、419 a夺，強高態的時間（區間414、 仙）可以利用設計延遲器4〇7中的延遲時間（ddaytime) 來決定，或者，也可以設計延遲器4〇7中電晶體的臨限電 壓大小來決定。 〜明參考第五圖A，其所繪示為本發明第三實施例的三 怒輸入/輸出埠設計。當系統定義其資料傳送的協定 jpmtocol)係為當共用匯流排的使用權轉換時，不再使用 1 = ½•間而直接將使用權轉換並將啟動中的裝置其輸出推 低怨（pull low)後，才能將匯流排的使用權轉換至其他裝 而如同在先鈾技術提及的，若在共用的匯流排使用 =轉換時，一定要加上—轉迴時間才轉換匯流排的使用 :/才不谷易成二恶輸入/輸出璋消耗太多的電能或者造 成系、’林。本剌帛三實施例杉態輸人/輸出埠設計 W可省略轉迴時間’加快系統本身資料傳送的速度且又不 至於k成二態輸入/輸出埠的毀損。第五圖A係繪示三態輸 入/輸出4· 500的設計。該三態輸入/輸出淳輸入端接收資料 21 1337000 (data)及啟動訊號OE(〇utputenable；)，該三態輸入/輸出 埠500輸出端（節點511)拉到金屬襯墊並接 到欲與其他襄置共用的匯流排。其t反及閘元件則、反 或間元件502、電晶體5G3、電晶體5()4及相反器谓與第 -圖中A裝置或B裝置的三態輸人/輸料作用雷同，在 此不再1'述。另外，輸出點511連接至一弱低態緩衝器 (weak low buffer) 506再接回輸出點511。輸出點5ιι並 分另一路徑回授經由一延遲器（dday) 5〇7及一相反器 (inverter) 508再接至反或閘元件5〇2。再者，區塊 電路可偵測金屬襯墊505是否從高態轉低態（即三態輸入/ 輸出埠500的輸出為高態轉低態）。若金屬槪塾5()5為高態 轉低態時，則第五圖A申區塊512部份之電路開始作用， 悉詳述其細部作用如下： 二悲輸入/輸出埠500運作時，啟動訊號〇£為高態， 當輸入的資料（data)由高態轉低態時，三態輸入/輸二皁 5〇〇的輸出點511為高態轉低態且區塊512電路偵測金屬 襯塾5〇5從高態轉低態（hightol〇w)。也就是說，當輸入 的資料（data)為高態時，三態輸入/輸出埠5〇〇的^點 511為高態’且該高態係由其中的拉強高態方塊（_贫細 high block:即反及閘501及電晶體5〇3)所維持。所以， 當輸入的資料（data)轉換為低態時，此時三態輸入/輪出 埠500首先需拉低態（puU low)使輸出由高態轉低態二 以輸入的資料（data)由高態轉低態，反或閘5〇2 g 得節點510由低態轉高態’電晶體5〇4被開啟使得輪出點 22 (S > 1337000 511被拉低態（piUI 10W)，此時金屬襯墊5〇5係為強低態 (Str〇ng 1〇W)。輸出點511的強低態接著經由延遲器507 及相反器508使得節點5U為高態，並再輸入反或閉元件 502,使侍即點510由高態又轉為低態進而關掉電晶體 5〇4。亦即關掉二態輸入/輸出埠5〇〇拉低態（㈣n〇w)的 成力。亚在同時輸出點511的另一路徑經由弱低態缓衝器 506再接回輸出點511’由弱低態緩衝器5()6繼續保持輸出 點511的低態，但此時輸出點511係為弱低態㈣）。 所=輸人/輸出埠500的輸出點由高態轉低態時， 三態輸入/輸料，的拉強低態方塊（puU stiOng 1〇w 齡：即相反器509、反或閘5〇2和電晶體5〇4)首先作 用使得輸出點511由高態轉為強低態514如第五圖B所 示。接著，延遲輸出方塊（delay bl〇ck :即延遲哭5〇7及 相反器508)作用關掉三態輪人增出埠·拉強低態的能 力並由弱低態緩衝器篇、繼續保持輸出點為弱低態仍如 弟五圖B所示。因此金屬襯墊5〇5輸出為低態時，大部份 時侯係為弱低態，也就是說，此祸彳 5〇6維持。 此弱低祕由弱低態缓衝器 需注意的是，本發明第三實施例__緩_ ,、主要魏即是輸出埠本身的拉低能 力被關掉時’繼續維持輸出的低態。再者，因缓 器寫其本身躲㈣為高阻抗雜，所以即使三^入 1 輸出琿500與其他三態輸入/輸出埠的輪出為不同數=能 時，這些制隨排的三態輸人/輸出埠其内部結構並不； 23 1337000 產生先前技術中所提及由電壓源（Vdd)經由電晶體至接 地（ground)的大電流，並造成三態輪入/輸出埠被破壞。 也就疋說’在上述的三態輸入/輸出槔設計下，當匯流排的 使用權由三態輸入/輸出琿500轉換至其他三態輸入/輸出 埠且三態輸入/輸出埠500的輸出為低態而其他三態輸入/ 輸出埠的輸出為高態時，因三態輸入/輸出埠500其輸出大 部份時間是弱低態，所以不至於造成三態輪入/輸出埠的毀 損。因此可以節省先前技術的轉迴時間並可有效避免匯流 排衝突產生時三態輸入/輸出埠被消耗太多的電能或者造 成系統不穩定的可能，加快了系統資料傳送的速度。 再者，因弱低態缓衝器506維持輸出的低態係為弱低 態’二態輸入/輸出埠500的資料（data )若由低態轉高態， 三態輸入/輸出埠500的拉強高態方塊（pull strong high block :即反及閘501及電晶體503)可立即作用，將輸出 拉為南恶。 想達成弱低態緩衝器506的功能，其内部結構有很多 種方式可以貝現。例如利用兩個相反器（inverter )串聯相 接如第三圖c所示。其中電晶體352與353所組成的相反 器為一弱相反器（weak inverter)，電晶體350與351所組 成的相反器為一般的相反器。再者，若相反器的電晶體352 為弱P型金氧半場效電晶體（weak P-MOSFET : weak PM0S) ’而電晶體353為弱N型金氧半場效電晶體（weak N-MOSFET : weak NMOS )此處的弱p型金氧半場效電晶 體和弱N型金氧半場效電晶體係採用長通道〇〇ng 24 1337000 channel)元件的一種，也因此其拉低態的速度會較慢。所 以金屬襯墊505由高態轉低態時’就需要弱低態缓衝器5〇6 依需求來繼續維持金屬襯墊505的低態。而因弱低態緩衝 益506係採用長通道元件組成，所以其拉低態的速度會較 反，正好配合經延遲器507及相反器508的回授關掉三態 輸入/輸出埠500原有拉強低態方塊拉低態的能力。再者， 弱低態緩衝器506亦可以設計為三態（tri_state)功能，也 就是說，該弱低態緩衝器506可以接收如第三圖D具有三 態輸入/輸料的啟純號〇E來啟動職態緩衝器 5〇6藉此達到省電的功效。另外，若想減低電路的成本， 弱低態緩衝器506也可用連接於一接地與輸出端511之間 的高阻抗電阻，如第五^麻，來達成其拉健的功效， 或者也可用一接於接地與輸出點511之間的弱NM〇s電晶 肢士第五圖D所示’達成其拉低態的功效。或者，如第 五圖E所不，也可用一接於接地與輸出點“I之間的弱 NMOS電晶體’而該弱NM〇s f晶體鬧極可以接受啟動訊 號〇E，使得該該弱NM0S電晶體可以由啟動訊號〇e的 控制達成其拉低態的功效。 卜’延遲器507可依照系統的需求，利用一或多個 緩衝器（buffer)相$接達到系統所需的延遲時間（祕乂 time )又或者疋设计一電晶體的臨限電壓（出resh〇id voltage . Vt) ’當電晶體被啟動時，三態輸人，輸出蜂_ 的㈣低態方塊拉低態的作用被關掉。所以依照所需的延 遲T間（delaytime)來攻計該電晶體的臨限電壓。請參考 25 C S ) I337〇〇〇 第五圖B，於區間518、519時，強低態的時間（區間514、 516)可以利用設計延遲器507中的延遲時間(delay time)來 決定’或者，也可以設計延遲器5〇7中電晶體的臨限電壓 大小來決定。 所以，本發明之三態輸入/輸出埠主要組成即為一拉強 高態方塊、一拉強低態方塊、一弱緩衝器及一延遲輸出方 塊。在此设计下使得三態輪入/輪出槔的輸出端大部份時侯

都是弱高態或弱低態，避免匯流排衝突發生時三態輸入/ 輪出埠的毀壞。然而除了上述三態輪入/輸出埠設計可以避 免匯流排衝突發生時三態輸入/輸出埠的毀壞，亦可以直接 在匯流排接-紐衝純此取代每—個三態輸人/輸出痒 中的弱緩衝器。

請參考第六圖，其所繪示即為多個三態輸入/輸出痒共 用弱緩衝器的示意圖。其中第—三態輸入/輸出蜂7〇ι、第 二三態輸入/輸出槔702及第三三態輸入/輸出淳7〇3的内部 ，造皆包含-拉強高態方塊、—拉強低態方塊及—延遲輸 =方塊。此部份與上述實施例_的拉強高態方塊、拉強低 恶方塊及延遲輸出方塊雷同，在此不再贅述。該些三能輸 ^輸2因共用一匯流排705，其輪出端皆連接至匿i排 7〇。再者’匯流排7〇5連接至—弱緩衝器％ f流排7。5的輸出為低態轉高態 二 糾’因為弱緩衝器期的翻使得 七 弱低態’且在此時該些三態輸入/輸：車:士弱·戈 的能力會《掉（啟動中的拉㈣或拉低態 …輸入/輸出埠因延遲輸出方 26 塊作用關掉其拉高態或拉低態的能力，未啟動的三態輸入/ 輪出蟑則本來其拉高態或拉低態的能力就未被啟動）。再 者’因為弱緩衝器704具有高阻抗的特性，匯流排705的 輸出大部份時間都是在弱高態或弱低態。所以當匯流排 705的使用權轉換時，若使用權轉換前與轉換後的三態輸 入/輸出槔其輸出端係為不同數位狀態時，共用匯流排705 的二fe輪入/輸出璋其内部結構並不會產生先前技術中所 長:及由電壓源（Vdd)經由電晶體至接地（ground)的大電 流’並造成共用匯流排705的三態輸入/輸出埠消耗太多的 電月b或者造成糸統不穩定。如此一來’三態輸入/輪出埠的 設計可以更簡化並節省電路成本。另外，也可以節省先前 技術的轉迴時間並可有效避免匯流排衝突產生時三態輸入 /輸出埠被消耗太多的電能或者造成系統不穩定的可能，加 快了系統資料傳送的速度。 再者’如果弱緩衝器704於使用權轉換時規定資料必 須在高態時’則弱緩衝器704可以用第四圖C的電阻或者 第四圖D的弱PMOS電晶體來取代；反之，如果弱緩衝器 704於使用權轉換時規定資料必須在低態時，則弱緩衝器 704可以用第五圖C的電阻或者第五圖D的弱NMOS雷曰 ^^曰曰 體來取代。 因此，本發明的優點係在於採用不同的三態輸入/輸出 埠設計，使得系統可以省略先前技術中的轉迴時間。有效 加快資料傳送的速度並避免共用的匯流排衝突產生。其伯 測三態輸入/輸出埠的輸出是否有數位狀態的變化（高態轉 27 1337000 低:編)時’依需求利用弱緩衝器來繼續維持三 悲輸入/輸出埠輸出端的弱高態或弱低態，使得在下一個需 ^立狀態變化的計時器週期（CLK)，三態輸人/輸出埠的 :出可决速由㈣、轉為低態或低態轉為高態。且因弱缓衝 器在作料’三態輸〜輸料本村㈣高贼拉強低態 的=力已被關掉’所以就算匯流排使用權轉換時，共用的 三態輸入/輪出埠就算數位狀態不同也不至於造成三態輸 入/輸出埠的毀損。 。月麥考第七圖，其係採用本發明的三態輸出/輸入埠其 無轉迴日7間之示意圖。與第―圖對照，當共用的匯流排其 使用權由A裝置轉為B裝置時’其中的使用權轉換不需再 預留一轉迴時間，B裝置的啟動緊接在A裝置被轉為未啟 動（disable)後。使得系統的資料傳送速度得到很大的改 善。 综上所述，雖然本發明已以較佳實施例揭露如上，然 其並非用以限定本發明，任何熟習此技藝者，在不脫離本 發明之精神和範圍内，當可作各種更動與潤飾，因此本發 明之保護範圍當視後附之申請專利範圍所界定者為準。 【圖式簡單說明】 本案得藉由下列圖式及詳細說明，俾得一更深入之了 解： 第—圖所繪示為避免發生匯流排衝突所加上的轉迴時間示 (S ) 28 1337000 意圖。 第二圖所繪示為習知A裝置以及B裝置的三態輸入/輸出 . 埠電路圖。 ., 第三圖A所繪示為本發明第一實施例的三態輸入/輸出埠 設計。 ·*' 第三圖B所繪示為本發明第一實施例的三態輸入/輸出埠 ' 其輸入及輸出波形圖。 第三圖C所繪示為本發明第一實施例的缓衝器内部電路 # 圖。 第三圖D所繪示為具有〇E訊號的三態輸入/輸出埠。 苐四圖A所緣示為本發明第二實施例的三態輸入/輸出淳 設計。 第四圖B所繪示為本發明第二實施例的三態輸入/輸出埠 其輸入及輸出波形圖。 第四圖C所繪示為利用電阻取代弱缓衝器。 第四圖D所繪示為利用弱pM0S電晶體取代弱緩衝器。 籲 第四圖E所繪示為利用弱PMOS電晶體取代弱缓衝器。 第五圖A所繪示為本發明第三實施例的三態輸入/輸出埠 • 設計。 第五圖B所繪示為本發明第三實施例的三態輸入/輸出埠 其輸入及輸出波形圖。 第五圖C所繪示為利用電阻取代弱緩衝器。 第五圖D所繪示為利用弱NMOS電晶體取代弱缓衝器。 第五圖E所繪示為利用弱NMOS電晶體取代弱緩衝器。 29 1337000 第六圖所繪示 意圖。 第七圖所緣示 時間之示意圖 用弱緩衝器的示 輪入埠其無轉趣 為夕個二恐輪入/輪出埠共 為採用本發明的三態輸出/ 0 【主要元件符號說明】

本案圖式中所包含之各元件列示如 10匯流排 12區間 210反及閘 212反閘 214電晶體 216反及閉 218反閘 220電晶體 300三態輸入/輪出埠 反或閘 3〇4電晶體 306弱缓衝器 相反器 31〇節點 11區間 13區間 211反或閘 213電晶體 215八裳置的輪出節點 217反或閘 219電晶體 221只裝置的輪出節點 301反及閘 303電晶體 305金屬襯墊 3〇7延遲器 3〇9相反器 311節點 312節點 314區塊 313三態輸八/輪 315強高態 出埠輸出端 30 1337000 316弱高態 318弱低態 320弱高態 322弱低態 • 324區間 ·τ 350電晶體 • 352電晶體 400三態輸入/輸出埠 φ 4〇2反或閘 404電晶體 406弱高態缓衝器 408相反器 410節點 412區塊 414強局癌 416強面態 • 418區間 500三態輸入/輸出璋 . 502反或閘 504電晶體 506弱低態缓衝器 508相反器 510節點 512區塊 317強低態 319強高態 321強低態 323區間 325區間 351電晶體 353電晶體 401反及閘 403電晶體 405金屬襯塾 407延遲器 409相反器 411三態輸入/輸出埠輸出端 413節點 415弱高態 417弱高態 419區間 501反及閘 503電晶體 505金屬襯墊 507延遲器 509相反器 511三態輸入/輸出埠輸出端 513節點 31 1337000 514強低態 516強低態 518區間 701第一三態輸入/輸出埠 703第三三態輸入/輸出埠 705匯流排. 515弱低態 517弱低態 519區間 702第二三態輸入/輸出埠 704弱緩衝器

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Claims (1)

1337000 十、申請專利範圍： 1. 一種三態輸入/輸出埠，包含： 一三態邏輯方塊，其輸入端接收為一資料及一啟動訊 ' 號，其中當該啟動訊號被啟動時，若該資料為高態時，輸 '出端則被拉高態；若該資料為低態時，輸出端則被拉低態； 一弱緩衝器，其輸入端及輸出端皆與該三態邏輯方塊 的輸出端相接，其中當該三態邏輯方塊的輸出由低態轉高 • 態時，該弱緩衝器會作用並維持該三態邏輯方塊的輸出為 弱高態，或者當該三態邏輯方塊的輸出由高態轉低態時， 該弱缓衝器會作用並維持該三態邏輯方塊的輸出為弱低 態；及 一延遲輸出方塊，其輸入端連接該三態邏輯方塊的輸 出端，該延遲輸出方塊的輸出端回授至該三態邏輯方塊， 其中當該弱緩衝器維持該三態邏輯方塊的輸出為弱高態或 弱低態時，該延遲輸出方塊將使得該三態邏輯方塊拉高態 '籲 的能力或拉低態的能力被關掉。 2. 如申請專利範圍第1項所述之三態輸入/輸出埠，其中當 r 該三態邏輯方塊包括： 一拉強高態方塊，連接至該資料、該啟動信號、與該 延遲輸出方塊的輸出端；以及 一拉強低態方塊，連接至該資料、該啟動信號、與該 延遲輸出方塊的輸出端； 其中，當該三態邏輯方塊輸出高態時，該拉強高態方 33 1337000 塊的拉高態能力被關掉，以及當該三態邏輯方塊輸出低態 時，該拉強低態方塊的拉低態能力被關掉。 3.如申請專利範圍第2項所述之三態輸入/輸出埠，其中該 拉強高態方塊包括： ' 一反及閘，其輸入端連接至該資料、該啟動信號、與 該延遲輸出方塊的輸出端；以及 一電晶體，閘極連接至該反及閘輸出端，源極連接至 一電壓源，汲極連接至該三態輸入/輸出淳的輸出端。 • 4.如申請專利範圍第2項所述之三態輸入/輸出埠，其中該 拉強低態方塊包括： 一反閘，其輸入端連接至該啟動信號； 一反或閘，其輸入端連接至該資料、該反閘輸出端、 與該延遲輸出方塊的輸出端；以及 一電晶體，閘極連接至該反或閘輸出端，源極連接至 一接地電壓，汲極連接至該三態輸入/輸出埠的輸出端。 5. 如申請專利範圍第1項所述之三態輸入/輸出埠，其中當 • 該三態邏輯方塊包括： 一拉強高態方塊，連接至該資料、該啟動信號、與該 . 延遲輸出方塊的輸出端；以及 一拉強低態方塊，連接至該資料、與該啟動信號； 其中，當該三態邏輯方塊輸出高態時，該拉強高態方 塊的拉高態能力被關掉。 6. 如申請專利範圍第5項所述之三態輸入/輸出琿，其中該 拉強高態方塊包括： 34 1337000 一反及閘，其輸入端連接至該資料、該啟動信號、與 該延遲輸出方塊的輸出端；以及 一電晶體，閘極連接至該反及閘輸出端，源極連接至 一電壓源，汲極連接至該三態輸入/輸出埠的輸出端。 7_如申請專利範圍第5項所述之三態輸入/輸出埠，其中該 拉強低態方塊包括： 一反閘，其輸入端連接至該啟動信號； 一反或閘，其輸入端連接至該資料、與該反閘輸出端； 以及 一電晶體，閘極連接至該反或閘輸出端，源極連接至 一接地電壓，汲極連接至該三態輸入/輸出埠的輸出端。 8. 如申請專利範圍第1項所述之三態輸入/輸出埠，其中當 該三態邏輯方塊包括： 一拉強高態方塊，連接至該資料、與該啟動信號；以 及 一拉強低態方塊，連接至該資料、該啟動信號、與該 延遲輸出方塊的輸出端； 其中，當該三態邏輯方塊輸出低態時，該拉強低態方 塊的拉低態能力被關掉。 9. 如申請專利範圍第8項所述之三態輸入/輸出埠，其中該 拉強高態方塊包括： 一反及閘，其輸入端連接至該資料、與該啟動信號； 以及 一電晶體，閘極連接至該反及閘輸出端，源極連接至 (:S ) 35 1337000 一電壓源，汲極連接至該三態輸入/輸出璋的輸出端。 10.如申請專利範圍第8項所述之三態輸入/輸出埠，其中該 拉強低態方塊包括： 一反閘，其輸入端連接至該啟動信號； ' 一反或閘，其輸入端連接至該資料、該反閘輸出端、 a 與該延遲輸出方塊的輸出端；以及 一電晶體，閘極連接至該反或閘輸出端，源極連接至 一接地電壓，汲極連接至該三態輸入/輸出埠的輸出端。 • 11.如申請專利範圍第1項所述之三態輸入/輸出埠，其中當 該三態邏輯方塊的啟動訊號未被啟動時，則此三態邏輯方 塊沒有作用。 12. 如申請專利範圍第1項所述之三態輸入/輸出埠，其中該 弱緩衝器係由二個串聯的相反器組成。 13. 如申請專利範圍第12項所述之三態輸入/輸出埠，其中 該弱緩衝器係由一相反器串聯一弱相反器組成。 14. 如申請專利範圍第13項所述之三態輸入/輸出埠，其中 • 該弱相反器係由一弱P型金氧半場效電晶體和弱N型金氧 半場效電晶體所組成。 . 15.如申請專利範圍第14項所述之三態輸入/輸出埠，其中 該弱P型金氧半場效電晶體和該弱N型金氧半場效電晶體 係為長通道元件。 16.如申請專利範圍第1項所述之三態輸入/輸出埠，其中該 弱缓衝器更包含該三態邏輯方塊的啟動訊號輸入，該三態 邏輯方塊的啟動訊號被啟動時，該弱緩衝器才作用。 36

β如申：專利圍第17項所述之三態輸入/輸出埠，其中 <遲&係利用設計—電晶體的臨限電壓調整所需的延遲 1項所述之三態輸入/輸出埠，其中該 延遲器及一相反器。 ;項所述之三態輸入/輸出埠，其中 時間。 出埠包含一 2〇.種控制二態輸入/輸出埠的方法，其中該三態輸入/輸 二邏輯方塊、一弱緩衝器及一延遲輸出方 塊該弱緩衝裔其輸入端及輸出端皆與該三態邏輯方塊的 輸出端相接，且該延遲輸出方塊其輸入端連接該三態邏輯 方塊的輸出端，輸出端則回授至該三態邏輯方塊，該方法 包括下列步驟·· 當該三態邏輯方塊的輸出端由低態轉高態時，控制該 弱緩衝器使得該三態輸入/輸出埠的輸出端為弱高態，或 者，當該三態邏輯方塊的輸出端由高態轉低態時，控制該 弱緩衝器使得該三態輸入/輸出埠的輸出端為弱低悲，以及 當該弱緩衝器維持該三態邏輯方塊的輸出為弱高態或 弱低態時，控制該延遲輸出方塊使得該三態邏輯方塊拉高 怨或拉低悲的能力被關掉。 21.如申請專利範圍第2〇項所述之控制三態輸入/輸出埠的 方法’其中當該三態邏輯方塊包括： 一拉強高態方塊，連接至該資料、該啟動信號、與該 延遲輸出方塊的輸出端；以及 37 I337〇〇〇 —拉強低態方塊，連接至該資料、該啟動信號、與該 延遲輪出方塊的輸出端； ' 其中，當該三態邏輯方塊輸出高態時’該拉強高能方 • 鬼的袓向態能力被關掉’以及當該二恕邏輯方塊輪出低綠 ^ ’該拉強低態方塊的拉低態能力被關掉。 "" 22. 如申請專利範圍第21項所述之控制三態輪入/輪出埠的 方法’其中該拉強高態方塊包括： 魯 —反及閘，其輸入端連接至該資料、該啟動信號、與 〆延遲輪出方塊的輸出端；以及 一電晶體，閘極連接至該反及閘輸出端，源極連接至 —電壓源，汲極連接至該三態輸入/輸出埠的輸出端。 23. 如申請專利範圍第21項所述之控制三態輸入/輸出埠的 方法’其中該拉強低態方塊包括： —反閘，其輸入端連接至該啟動信號； 〜反或閘，其輸入端連接至該資料、該反閘輸出端、 鲁 與該延遲輸出方塊的輸出端；以及 電晶體，閘極連接至该反或閘輸出端，源極連接至 接地電壓，汲極連接至該三態輪入/輸出埠的輸出端。 • 24.如申請專利範圍第20項所述之控制三態輸入/輸出埠的 方法，其中當該三態邏輯方塊包括： 一拉強高態方塊，連接至該資料、該啟動信號、與該 延遲輸出方塊的輸出端；以及 一拉強低態方塊，連接至該資料、與該啟動信號； 其中’當該三態邏輯方塊輸出高態時，該拉強高態方 38 1337000 塊的拉高態能力被關掉。 25. 如申請專利範圍第24項所述之控制三態輸入/輸出琿的 方法，其中該拉強高態方塊包括： 一反及閘，其輸入端連接至該資料、該啟動信號、與 該延遲輸出方塊的輸出端；以及 一電晶體，閘極連接至該反及閘輸出端，源極連接至 一電壓源，汲極連接至該三態輸入/輸出埠的輸出端。 26. 如申請專利範圍第24項所述之控制三態輸入/輸出埠的 方法，其中該拉強低態方塊包括： 一反閘，其輸入端連接至該啟動信號； 一反或閘，其輸入端連接至該資料、與該反閘輸出端； 以及 一電晶體，閘極連接至該反或閘輸出端，源極連接至 一接地電壓，没極連接至該三態輸入/輸出埠的輸出端。 27. 如申請專利範圍第20項所述之控制三態輸入/輸出埠的 方法，其中當該三態邏輯方塊包括： 一拉強高態方塊，連接至該資料、與該啟動信號；以 及 一拉強低態方塊，連接至該資料、該啟動信號、與該 延遲輸出方塊的輸出端； 其中，當該三態邏輯方塊輸出低態時，該拉強低態方 塊的拉低態能力被關掉。 28. 如申請專利範圍第27項所述之控制三態輸入/輸出埠的 方法，其中該拉強高態方塊包括： 39 1337000 一反及閘，其輸入端連接至該資料、與該啟動信號； 以及 一電晶體，閘極連接至該反及閘輸出端，源極連接至 一電壓源，汲極連接至該三態輸入/輸出埠的輸出端。 29. 如申請專利範圍第27項所述之控制三態輸入/輸出埠的 方法，其中該拉強低態方塊包括： 一反閘，其輸入端連接至該啟動信號； 一反或閘，其輸入端連接至該資料、該反閘輸出端、 與該延遲輸出方塊的輸出端；以及 一電晶體，閘極連接至該反或閘輸出端，源極連接至 一接地電壓，汲極連接至該三態輸入/輸出埠的輸出端。 30. 如申請專利範圍第20項所述之控制三態輸入/輸出埠的 方法，其中該三態邏輯方塊，其輸入端接收一資料及一啟 動訊號，當該啟動訊號被啟動時，若該資料為高態時，輸 出端則被拉高態；若該資料為低態時，輸出端則被拉低態。 31. 如申請專利範圍第20項所述之控制三態輸入/輸出埠的 方法，其中該弱缓衝器係由二個串聯的相反器組成。 32. 如申請專利範圍第31項所述之控制三態輸入/輸出埠的 方法，其中該弱緩衝器係由一相反器串聯一弱相反器組成。 33. 如申請專利範圍第32項所述之控制三態輸入/輸出埠的 方法，其中該弱相反器係由一弱P型金氧半場效電晶體和 弱N型金氧半場效電晶體所組成。 34. 如申請專利範圍第33項所述之控制三態輸入/輸出埠的 方法，其中該弱P型金氧半場效電晶體和該弱N型金氧半 40 1337000 場效電晶體係為長通道元件。 35.如申請專利範圍第2〇項所述之控制三態輸入/輸出璋的 方法，其中该延遲輸出方塊更含一延遲器及—相反哭。 36·如申請專利範圍第35項所述之控制三態輸入/輸出埠的 方法’其中該延遲器係利用多個緩衝器申接組成。 ·· 37.如申請專利範圍第35項所述之控制三態輸入/輸出埠的 方法’其中該延遲器係利用設計一電晶體的臨限電壓調整 所需的延遲時間。 • 38.—種共用匯流排的複數個三態輸入/輸出埠，其中該些三 態輸入/輸出埠包含： 複數個三態輸入/輸出埠，其輸出端皆連接至—匯流 排；以及 一弱緩衝器，其輸入端及輸出端皆與該匯流排相接； 其中，當匯流排由低態轉高態時，該弱缓衝器會作用 並維持該匯流排為弱高態，且此時該些三態輸入/輪出槔拉 高態的能力被關掉，或者當該匯流排由高態轉低態時，該 弱緩衝器會作用並維持該匯流排為弱低態，且此時該些三 態輸入/輸出埠拉低態的能力被關掉。 39. 如申請專利範圍第38項所述之共用匯流排的複數個三 • 悲輸入/輸出埠，其中每一三態輪入/輸出埠其輸入端接收為 一賁料及一啟動訊號’其中當該啟動訊號被啟動時，若該 資料為高態時，輸出端則被拉高態；若該資料為低態時， 輸出端則被拉低態。 40. 如申請專利範圍第39項所述之共用匯流排的複數個三 1337000 態輸入/輪出埠，其中每一三熊銓x /給山檢& a

塊的輸出端；該拉強低態方塊， 動信號、與該延遲輸出方 連接至該資料、該啟動信 號、與該延遲輸出方塊的輪出端；以及該延遲輸出方塊， 其輸入端連接該三態輸入/輸出埠的輸出端；3 其中，當該三態輸入/輸出蟑輸出高態時，該拉強高態 方塊的拉高態能力被關掉’以及當該三態輸入/輪出埠輸= 低態時，該拉強低態方塊的拉低態能力被關掉。 礼如申請專㈣圍第4〇項所述之共龍流排的複數個三 態輸入/輸出埠’其中該拉強高態方塊包括： 一反及閘，其輸入端連接至該資料、該啟動信號、與 該延遲輸出方塊的輸出端；以及 ^ 一電晶體’閘極連接至該反及閘輸出端，源極連接至 一電壓源’沒極連接至該三態輸入/輸出埠的輸出端。 42. 如申請專利範圍第4〇項所述之共用匯流排的複數個三 態輸入/輸出埠’其中該拉強低態方塊包括： 一反閘’其輸入端連接至該啟動信號； 一反或閘’其輸入端連接至該資料、該反閘輸出端、 與該延遲輸出方塊的輸出端；以及 一電晶體，閘極連接至該反或閘輸出端，源極連接至 一接地電壓，汲極連接至該三態輸入/輸出埠的輸出端。 43. 如申請專利範圍第項所述之共用匯流排的複數個三 態輸入/輸出埠，其中每一三態輸入/輸出埠包含一拉強高態 42 1337000 方塊、一拉強低態方塊，和延遲輸出方塊’其中該拉強 高態方塊，連接至該資料、該啟動信號、與該延遲輸出方 塊的輸出端；該拉強低態方塊，連接至該資料、與該啟動 信號；以及該延遲輸出方塊，其輸入端連接該三態輸入/輸 出埠的輸出端； 其中’當該三態輸入/輸出埠輸出高態時，該拉強高態 方塊的拉高態能力被關掉。 44. 如申請專利範圍第43項所述之共用匯流排的複數個三 態輸入/輸出埠，其中該拉強高態方塊包^ : 一反及閘，其輸入端連接至該資料、該啟動信號、與 該延遲輸出方塊的輸出端；以及 一電晶體’閘極連接至該反及閘輸出端，源極連接至 一電壓源，汲極連接至該三態輸入/輸出埠的輸出端。 45. 如申請專利範圍第43項所述之共用匯流排的複數個三 態輸入/輸出埠，其中該拉強低態方塊包括： 一反閘’其輸入端連接至該啟動信號； 一反或閘，其輸入端連接至該資料、與該反閘輸出端； 以及 一電阳體，閘極連接至該反或閘輸出端，源極連接至 一接地電壓，汲極連接至該三態輸入/輸出埠的輸出端。 46. 如申請專利範圍第39項所述之共用匯流排的複數個三 態輸入/輸出槔，其中每—三態屬人/輸出蜂包含—拉強高態 方塊、一拉強低態方塊，和一延遲輸出方塊，其中該拉強 高態方塊’連接至該資料、與該啟動信號；該拉強低態方 43 1337000 塊，連接至該資料、該啟動信號、與該延遲輸出方塊的輸 出端；以及該延遲輸出方塊，其輸入端連接該三態輸入/輸 出埠的輸出端； 其中，當該三態輸入/輸出埠輸出低態時，該拉強低態 方塊的拉低態能力被關掉。 47. 如申請專利範圍第46項所述之共用匯流排的複數個三 態輸入/輸出埠，其中該拉強高態方塊包括： 一反及閘，其輸入端連接至該資料、與該啟動信號； 以及 一電晶體，閘極連接至該反及閘輸出端，源極連接至 一電壓源，汲極連接至該三態輸入/輸出埠的輸出端。 48. 如申請專利範圍第46項所述之共用匯流排的複數個三 態輸入/輸出埠，其中該拉強低態方塊包括： 一反閘，其輸入端連接至該啟動信號； 一反或閘，其輸入端連接至該資料、該反閘輸出端、 與該延遲輸出方塊的輸出端；以及 一電晶體，閘極連接至該反或閘輸出端，源極連接至 一接地電壓，汲極連接至該三態輸入/輸出埠的輸出端。 49. 如申請專利範圍第40項所述之共用匯流排的複數個三 態輸入/輸出埠，其中該延遲輸出方塊更含一延遲器及一相 反器。 50. 如申請專利範圍第49項所述之共用匯流排的複數個三 態輸入/輸出埠，其中該延遲器係利用多個緩衝器串接組 成。 1337000 51. 如申請專利範圍第49項所述之共用匯流排的複數個三 態輸入/輸出埠，其中該延遲器係利用設計一電晶體的臨限 電壓調整所需的延遲時間。 52. 如申請專利範圍第43項所述之共用匯流排的複數個三 ‘ 態輸入/輸出埠，其中該延遲輸出方塊更含一延遲器及一相 Λ 反器。 - 53.如申請專利範圍第52項所述之共用匯流排的複數個三 態輸入/輸出埠，其中該延遲器係利用多個緩衝器串接組 # 成。 54. 如申請專利範圍第52項所述之共用匯流排的複數個三 態輸入/輸出璋，其中該延遲器係利用設計一電晶體的臨限 電壓調整所需的延遲時間。 55. 如申請專利範圍第46項所述之共用匯流排的複數個三 態輸入/輸出埠，其中該延遲輸出方塊更含一延遲器及一相 反器。 56. 如申請專利範圍第55項所述之共用匯流排的複數個三 • 態輸入/輸出埠，其中該延遲器係利用多個緩衝器串接組 成。 . 57.如申請專利範圍第55項所述之共用匯流排的複數個三 態輸入/輸出埠，其中該延遲器係利用設計一電晶體的臨限 電壓調整所需的延遲時間。 58.如申請專利範圍第38項所述之共用匯流排的複數個三 態輸入/輸出埠，其中該弱緩衝器係由二個串聯的相反器組 成。 45 1337000 59. 如申請專利範圍第58項所述之共用匯流排的複數個三 態輸入/輸出埠，其中該弱缓衝器係由一相反器串聯一弱相 反器組成。 60. 如申請專利範圍第59項所述之共用匯流排的複數個三 態輸入/輸出埠，其中該弱相反器係由一弱P型金氧半場效 電晶體和弱N型金氧半場效電晶體所組成。 61. 如申請專利範圍第60項所述之共用匯流排的複數個三 態輸入/輸出埠，其中該弱P型金氧半場效電晶體和該弱N 型金氧半場效電晶體係為長通道元件。

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