TWI297214B - Semiconductor device and semiconductor device manufacturing method - Google Patents

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TWI297214B
TWI297214B TW095110521A TW95110521A TWI297214B TW I297214 B TWI297214 B TW I297214B TW 095110521 A TW095110521 A TW 095110521A TW 95110521 A TW95110521 A TW 95110521A TW I297214 B TWI297214 B TW I297214B
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Hiroyuki Ohta
Akiyoshi Hatada
Yosuke Shimamune
Akira Katakami
Naoyoshi Tamura
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Fujitsu Ltd
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1297214 九、發明說明： I：發明戶斤屬之技術領域3 發明領域 本發明係關於一種CMOS半導體裝置。 5 【才支4标】 發明背景 當製造半導體裝置時，為了增加製程範圍或者增進半 導體裝置的電子特性，已經提出許多種不同的方案（參考專 利文件一至三）。 10 特別地，近三年來，已經確認出藉由施加應力至一半 導體上，能改變元件性能。一般來說，已知由於在一平行 於半導體裝置基底的一平面内之伸展方向（其中在構成一 結晶體的多數原子之間的一間隔擴大之方向）上作用的應 力，致使NM0S半導體裝置可增進電子的移動性。另一方 15 面，已知由於在一平行於半導體裝置基底的一平面内之壓 縮方向（其中在構成一結晶體的多數原子之間的一間隔收 縮之方向）上作用的應力，致使PM0S半導體裝置可增進電 洞的移動性。 因此，可將一用於產生沿平行基底的伸展方向上作用 20 之應力的薄膜黏貼在NMOS半導體裝置的表面上(例如，在 一覆蓋薄膜上的一層）。另外，可實施一種製程，其中將 PM0S半導體裝置的表面與在一用於產生沿平行基底的壓 縮方向作用之應力的一薄膜黏貼在一起。 然而，CMOS半導體裝置是藉由將NM0S半導體裝置與 1297214 PMOS半導體裝置彼此組合在一起而構成的。因此，欲增進 CMOS半導體裝置的元件性能，必須分開利用在平行於基底 的平面内伸展的方向上作用之應力以及在壓縮方向上作用 的應力。然而，由於分開使用這些應力，所以將不同種類 5 的薄膜黏貼到CMOS半導體裝置的NMOS電晶體部以及 PMOS電晶體部的表面上，會導致製程的錯綜複雜。而且， 不容易形成一個如此複雜的薄膜，而同時還要保持預定的 尺寸正確度與位置正確度。 專利文件一：日本專利申請案先行公開公告第 10 2002_217307號 專利文件二：日本專利申請案先行公開公告第 2000-77540號 專利文件三：日本專利申請案先行公開公告第4_32260 號 15 【發明内容】 發明概要 本發明的一目的是要提供一種藉由一簡單的製程，控 制施加到CMOS半導體裝置上的應力而增進電子特性的技 術。 20 本發明採用以下的手段，以解決上述問題。亦即，本 發明是一種半導體裝置，包含具有第一導電型式的第一場 效型電晶體以及具有第二導電型式的第二場效型電晶體， 此兩種電晶體均設置在一半導體基底上。 第一場效型電晶體包含：一第一閘電極；一在該第一 1297214 閘電極下面的第一絕緣層；一具有第二導電型式的導電 層，用於在該第一絕緣層下面形成具有第一導電型式的第 路徑，第一導電型式來源區，係形成在會變成第一 導電路徑的第二導電型式區之一端，且此第一導電型式來 5源區會變成第一導電路徑的一來源點；以及第一導電型式 止區，係开^成在第二導電性型式區的另一端且會變成第 一導電路徑的-終止點。第二場效型電晶體包含：一第二 閘電極，在該弟二閘電極下面的第二絕緣層；一具有第 :導電型式的導電層，用於在該第二絕緣層下面形成具有 1〇第一導電型式的第二導電路揑；第二導電型式來源區，係 形成在會餸成第二導電路徑的第一導電型式區之一端，且 此第=導電型式來源區會變成第二導電路徑的一來源點； X及第一V電型式終止區，係形成在第一導電型式區的另 一❹會變成第二導電路徑的—終止點。其中形成有一應 b力源薄膜，用以覆蓋第一場效電晶體以及第二場效電晶 體，從各第-場效電晶體以及第二場效電晶體的來源區與 終止區局部暴露之處，形成多數開口，且施加一應力到至 少-區域上，此區域是從各第一場效電晶體以及第二場效 電晶體的來源區附近延伸到終止區的附近；而且在大致垂 直於半導體基底的-方向上之第一閘電極的高度，是設定 成不同於在大致垂直於半導體基底的方向上之第二電極的 高度。 根據本發明， 可以藉由簡單的一 製程，控制施加在 CMOS半導體裝置的應力來增進電
子特性，以便使NM0S 1297214 電晶體與PMOS電晶體中的閘高度產生差異。 圖式簡單說明 第1A圖是顯示一閘極高度以及一應力源薄膜的薄膜厚 度之圖形。 5 第1B圖是顯示應力源薄膜對基底應力以及閘極高度上 的影響之間的關係。 第2圖是顯示本發明第一實施例的半導體裝置之一 PMOS電晶體部的詳細剖面圖。 第3圖是顯示應力源薄膜的應力在半導體裝置上關於 10 從半導體基底表面的深度上之影響。 第4圖是顯示應力源薄膜的應力在半導體裝置上關於 電晶體的閘極高度上之影響。 第5A圖是顯示用於形成NMOS電晶體的閘極、延伸層 及囊袋層之製程。 15 第5B圖是顯示用於形成PMOS電晶體的閘極、延伸層 及囊袋層之製程。 第6A圖是顯示用於形成NMOS電晶體的側壁及第一源 極/汲極之製程。 第6B圖是顯示用於形成PMOS電晶體的側壁及第一源 20 極/没極之製程。 第7A圖是顯示NMOS電晶體部的圖形，顯示出一堅硬 光罩是如何形成的且顯示一#刻製程。 第7B圖是顯示PMOS電晶體部的圖形，顯示出一堅硬 光罩是如何形成的且顯示一蝕刻製程。 1297214 第8圖是顯示一植入應力源部的製程。 第9A圖是顯示用於形成NM〇s電晶體的側壁及第二$ 極/沒極之製程。 原 第圖是顯示用於形成!>]^〇8電晶體的側壁及第二源 5 極/沒極之製程。 第1〇A圖是顯示NMOS電晶體的矽化鎳且顯示—應力 源薄膜形成製程。 第10B圖是顯示PM〇s電晶體的矽化鎳且顯示一應力 源薄膜形成製程。 10 第圖是NMOS電晶體的一剖面之相片。 第11B圖是PMOS電晶體的一剖面之相片。 弟12A圖是顯示NMOS電晶體部的圖形，顯示本發明第 二實施例中堅硬光罩是如何形成的且顯示一蝕刻製程。 弟12B圖是顯不PMOS電晶體部的圖形’顯不本發明第 15 一貫施例中堅硬光罩是如何形成的且顯示一餘刻製程。 第13A圖是NMOS電晶體部的圖形，顯示氧化矽膜形成 製程。 第13B圖是PMOS電晶體部的圖形，顯示氧化矽膜形成 製程。 20 第14A圖是NMOS電晶體的圖形，顯示形成側壁及第二 源極/汲極的製程。 第14B圖是PMOS電晶體的圖形，顯示側壁形成製程。 第15A圖是顯示形成NMOS電晶體的矽化鎳以及應力 源薄膜之製程。 9 1297214 第15B圖是顯示形成pM〇s電晶體的矽化鎳以及應力 源薄膜之製程。 【資-式】 車父佳實施例之詳細說明 5 以下’將參考附圖說明用於實施本發明的一最佳模式 (以下將稱為一實施例）。以下實施例中的結構僅為示範，且 本發明並未偶限於這些實施例的結構而已。 《本發明的主要内容》 以下’將參考第1至4圖說明本發明的實施例之主要内 10容。第1Α圖是顯示在一半導體裝置的剖面中一應力源薄膜 的膜厚度以及一閘極高度，且第1Β圖是顯示應力源薄膜在 一基底上存在的應力與閘極高度上的影響。 在本實施例中，應力源薄膜在施加於NMOS電晶體(對 應於本發明的第一場效電晶體）及一PMOS電晶體（對應於 15本發明的第二場效電晶體）的應力上之影響，是主要藉由控 制NMOS電晶體與pm〇S電晶體的個別閘極高度而加以控 制的。 第1Α圖是一概念圖，顯示在一半導體基底1上形成一閘 極氣化膜2、一閘極3及一應力源薄膜4之實例。現在’如第 20 1圖所示，令HgO為閘極3從半導體基底1的表面處之高度（此 高度是包括閘極氧化膜2的一高度）。包括此種閘極3的一半 導體裝置是覆蓋有應力源薄膜4，且將其薄膜厚度設定成 Ts 〇 第1B圖是顯示應力源薄膜4在第1A圖中的半導體裝置 10 1297214 内之半導體基底1上的影響。在此，應力源薄膜4在半導體 基底1上的影響，可蚊義成將半導體基底丨上存在的一應 力除以應力源薄膜4上存在的一應力，如此所得到的一值 (亦即’半導體基底1的應力/應力源薄膜4的應力）。 5 如第1B圖所示，應力源薄膜4的影響會根據應力源薄膜 4的薄膜厚度而有所改變。特別是，從第⑺圖可以了解到直 到應力源薄膜4的薄膜厚度Ts超過閘極3的高度Hg〇為止，應 力源薄膜4的影響將會隨著應力源薄膜4的薄膜厚度τ§增加 而擴大。然而，當應力源薄膜4的薄膜厚度Ts增加而超過閘 10極3的咼度HgO時，應力源薄膜4的影響將會變小，直到薄膜 尽度Ts超過閘極3的南度HgO為止。然後，即使當應力源薄 膜4的薄膜厚度Ts進一步增加時，應力源薄膜4的影響也不 有大幅擴大的現象。 可以從上述結果假設NMOS電晶體與pm〇S電晶體的 15個別應力，均可以採取不同的數值，即使在藉由控制各 NMOS電晶體與PMOS電晶體的閘極高度，而在NM0S電晶 體與PMOS電晶體上個別地形成各具有大致相等薄膜厚度 的應力源薄膜4之情形。 第2圖是顯示本實施例的CMOS半導體裝置的一 PMOS 20 電晶體部之圖形。此PMOS電晶體部包括：一元件分離區 10，用以將此PMOS電晶體部與另一半導體元件部（PMOS 或NMOS)彼此分離；一N井1B，係藉由圍繞此元件分離區 10之方式而形成於半導體基底1中；一閘極絕緣膜2，係形 成於此N井1B上；閘極3，係形成於此閘極絕緣膜2上；一 1297214 侧壁5,係形成於閘極3的一外壁上；一p型延伸層9]6，係形 成於此侧壁5下面；-N型囊袋層犯，係覆蓋此p型延伸層 9B且從P型延伸層9B下面延伸至閘極氧化膜2而形成的；第 一源極/汲極11B，係以相對於閘極3的朝外方向從p型延伸 5層9B延伸之方式形成於N井1B中；一第二源極/汲極12B， 係形成於第一源極/汲極11B下面；一應力源部7，係形成於 第一源極/汲極11B的蝕刻部之後；一矽/鎳混合部（以下將簡 稱為NiSi部）6,係形成於應力源部7與閘極3上方；以及應力 源薄膜4，係用以覆蓋CMOS半導體裝置（在第2圖中為 10 PM0S電晶體）的上層。要注意的是矽/鎳混合部亦稱為矽化 鎳0 在此實施例中，半導體基底1包含使用一矽基底。而 且，使用一氮化矽膜(SiN)作為壓力源薄膜4。在其中應力源 薄膜4包含有一氮化石夕膜的情形中，當薄膜是由電漿 15 CVD(化學蒸鍍法)形成時，可以根據諸如高頻電功率、薄膜 形成壓力以及當產生電漿時的氣體流速等條件，來控制在 應力源薄膜4内存在的哪一個應力，張力應力（在其中薄膜 延伸的内部平面中作用而產生伸展的應力）或壓縮應力（在 其中薄膜延伸的内部平面中作用而產生收縮的應力）。另一 20 方面’當藉由熱CVD形成薄膜時，則是擠壓應力存在於應 力源薄膜4内。 要注意的是，如第2圖所示，一電洞15是形成在應力源 薄膜4的第一源極/汲極11B上方。此電洞15是用以將第一源 極/汲極11B (以及第二源極/汲極12 B)連接到一未顯示的佈 12 1297214 線層，此佈線層係設置在第一源極/汲極11B上方。而且， 一電洞16係設置在閘極3的上方。此電洞16是用以將閘極3 連接到設置於此閘極3上方的一未顯示佈線層。 而且’應力源部7包含使用鍺化矽。當應力源部7包含 5鍺化矽時，應力源部7本身會膨脹，且因此壓縮應力是存在 於此應力部7所圍繞的一部位内。亦即，鍺具有比矽更大的 光栅常數’致使與鍺混合的鍺化矽具有比矽更大的内部光 樹距離。此内部光柵距離是藉由鍺與矽的比例而決定的。 當鍺化矽藉由晶膜生長而植入回到一凹陷部内時，會在此 10凹陷部的介面附近之矽中產生扭曲，導致其影響會傳播至 一通道部，且產生壓縮應力。 而且’在本實施例中的CMOS半導體裝置中，NMOS 電晶體部具有大致上與第2圖相等的結構，但相較於第2圖 中的PMOS電晶體部，則除了並未設置應力源部7這一點之 15外。然而’相較於第2圖中的PMOS電晶體部，在NMOS電 晶體部中，P型與N型是顛倒的。 在第2圖中，X軸是定義成平行於半導體基底1的内部平 面方向。而且，Z軸是定義成半導體基底1的一朝下方向， 且垂直於X軸。關於NMOS電晶體，同樣地定義X軸與Z軸。 20 第3圖是顯示應力在半導體基底1的深度方向（Z軸方向） 上之分佈’當具有張力應力（在Z軸方向上的伸展方向上作 用之應力）為1.5GPa/nm且厚度為lOOnm之一薄膜，係形成作 為應力源薄膜4時，其中PMD(預金屬介電)層代表一内部巨 大層介電膜。 13 1297214 如此的應力分佈是藉由有限元件法模擬出來的結果， …中；丨面^^件是設定在半導體基底1的表面上，且假設具 有應力等級為h5GPa/nm的應力源薄膜4是形成在第2圖所 不的半V體基底丨上，且同時與此基底丨接觸。然而，在此 5模擬過程中，乃是藉由一簡化過的結構來應用有限元件 法此、、、°構包括第2圖中的構成要素之閘極3與半導體基底 1 ° 第3圖中的橫座標軸是對應於沿著第2圖中2軸所示的 一深度。亦即，第3圖顯示應力（達因/平方公分)在深度方向 10上的分佈。而且，是在具有三種薄膜厚度的應力源薄膜4上 實施此模擬過程，其中描繪出對應於個別薄膜厚度 (100nm、60nm與30nm)的線性圖表。 如第3圖所示，在具有個別薄膜厚度的各應力源薄膜4 中，可以了解的是在距離半導體基底丨的表面(z=〇)到深度 15為十幾奈米到幾十奈米之區域中存在有很大的應力。要知 道的疋，在第3圖的模擬結果中，存在有張力應力的一薄膜 疋设疋成為應力源薄膜4,然而，根據存在有壓縮應力的應 力源薄膜來說，也會獲得相同的結果。於是，藉由以應力 源薄膜4覆蓋半導體裝置的表面，會在M〇s電晶體的通道 20附近產生此應力，藉此能改善載子的移動性。 第4圖顯示在第2圖結構中改變閘極高度Hg〇的情形中 之模擬結果。在此模擬結果中，亦在包含問極3與半導體基 底1的結構中，分類成氮化石夕膜的應力源薄膜4之應力是設 定成l.5GPa，且薄膜厚度設定成i00nm。然後，應力的峰值 14 1297214 (在Z=15nm附近之峰值，其中z是半導體基底1的深度)是藉 由改變閘極高度Hg〇的方式加以計算的。 如第4圖所示，當閘極3的高度HgO從l〇〇nm減少至60mn 時’半導體基底1的應力會從300Mpa大幅減少至大約 5 220MPa。即使當閘極3的高度HgO從60nm進一步減少時， 然而’在半導體基底丨的應力之下降程度也會減弱。 於是’從第1圖可以了解，即使當應力源薄膜4的薄膜 厚度增加而超過閘極高度HgO時，施加應力到半導體基底1 上的效果仍會減少。另一方面，從第4圖可以比較出來，在 1〇應力源薄膜4的薄膜厚度是處於1〇〇11111的等級之情形下，即 使當閘極高度從大約6〇nm進一步減少時，施加應力到半導 體基底1上的影響之下降程度也會變得緩和。 《第一實施例》 以下，將參考第5A至11B圖說明本發明第一實施例的 15 CMOS半導體裝置之製造方法。在第一實施例中，圖nA(n=5 到11)顯示NMOS電晶體部的剖面圖，而nB(n=5到u)顯示 PMOS電晶體部的剖面圖。而且，在以下的討論中，假設p 型基底區（P井）1A與N型基底區(N井）1B均已經藉由離子植 入法等方式加以形成。
20 如第5A圖（與第5B圖）所示，元件分離區1〇是形成於P 井1A(與N井1B)。元件分離區1〇是藉由一已知的製程形成 的，例如LOCOS(矽的局部氧化）法。在形成元件分離區1〇 之後，閘極氧化膜2是形成於半導體基底】的表面上(nm〇S 電晶體的閘極氧化膜2(第5A圖）是對應於本發明第一絕緣 15 !297214 層，且PMOS電晶體的閘極氧化膜2(第5B圖）是對應於本發 明第二絕緣層）。在形成閘極氧化膜2之後，可以植入一通 道離子，用以調整一臨限值。 其次，閘極3是由例如聚矽（多晶矽）以一已知製程而形 5 成在半導體基底1上。在此，例如，在聚矽已經藉由CVD法 等方式而形成（沉澱)於基底表面上之後，塗抹一光阻，且移 除不包含閘極3區域的光阻。然後，藉由光阻保護閘極3的 &域’將此閘極3的區域以外之區域加以钱刻。在第一實施 例中，此時，閘極3的薄膜厚度是處於i〇〇nni^t等級。 10 其次，如第5A圖所示，一N型延伸層9A與一p型囊袋層 8A疋形成在NMOS電晶體部中（P井1A部）。N型延伸層9A是 藉由植入例如砷（或磷）的雜質而形成的（在此，使用具有 l.OKev以及lxl〇15劑量的砷）。而且，p型囊袋層8八是藉由植 入例如硼（或銦）的雜質而形成的（在此，使用具有5〇Kev以及 15 4xl〇13劑量的銦）。 如第5B圖所示，:P型延伸層9B與N型囊袋層犯是以相同 程序形成在PMOS電晶體部(N井1B部）中。 接著，如第6A與6B圖所*，沿著閘極3的外壁部形成 -氧化石夕膜5A與-氮化石夕膜5B。氧化石夕膜5A與氮化石夕膜5β 20 一起構成側壁5。 這些薄膜每-個均可叫化销5A錢—步以氮化石夕 膜SB藉由已知的製程(例如熱CVD法)覆蓋整個基底表面而 形成，之後’使細E(反應性離子糊）之方式非等方向性 地(anisotropically)钱刻側壁5。 16 1297214 其次，如第6A圖所示，藉由離子植入法在NM〇s電晶 體部中形成-N型第-源極/汲極11A。而且，如第6B圖所 示，P型第一源極/汲極UB是藉由離子植入法而形成在 PMOS電晶體部。而且，p型第二源極/汲極ΐ2β是藉由離子 5 植入法形成的。 在形成n型第一源極/汲極丨丨a時，首先，將不包括^^型 第一源極/汲極11A的區域覆蓋上光阻。然後，作為雜質的 砷疋以lOKeV及lxio15的劑量植入，藉此形成N型第一源極/ 汲極11A。 10 而且，在形成P型第一源極/汲極11B時，將不包括p型 第一源極/汲極11B的區域覆蓋上光阻。然後，作為雜質的 硼是以6KeV及lxl〇13的劑量植入，藉此形成p型第一源極/ 汲極11B。而且，P型第二源極/汲極12B是藉由例如作為雜 質的硼以lOKeV及lxl〇13的劑量植入而形成的。 15 其次，如第7A圖所示，氧化矽膜是藉由CVD法沉積而 成(薄膜生長溫度是設定在550°C或以下），以便覆蓋整個半 導體基底1，藉此形成一堅硬光罩13。而且，PMOS電晶體 部設有一窗口，此窗口藉由光阻而形成有圖案，且蝕刻掉 此堅硬光罩13。然後，蝕刻PMOS電晶體的P型第一源極/ 20 汲極11B與閘極3。 結果，一凹陷部14是形成在P型第一源極/汲極11B的區 域内。此凹陷部距離半導體1的表面之深度是處於5〇nm的等 級。而且，由於上述蝕刻的結果，PMOS電晶體的閘極3B 之高度，會減少至NMOS電晶體的閘極3A之高度以下（在 17 1297214 匪〇S電晶體的閘極3與pM〇s電晶體的閘極3均標示相同 的It ^/中^些閘極以下將分別稱為閘極3A(對應於本發明 的第一閘電極)與閘極3B(對應於本發明的第二閘電極）。在 第一實施例中，PM〇S電晶體的閘極3B被钱刻至大約 5 50nm’且閘極3B距離半導體基幻的表面之高度是處於 50nm的等級。 其次，如第8圖所示，應力源部7是植入於p型第一源極 /沒極11B的區域中之凹陷部_。應力源部7是由錯化石夕形 成的。形成的程序如下：凹陷賴的表面是藉由氫氣酸處 ίο理加以清潔，用以將熱氧化膜餘刻掉2nm，且之後，藉由晶 膜生長法長出含有硼的鍺化矽。假如可能的話，也可以從 閘極絕緣膜與石夕基底之間的介面設置-10nm或更大的*** 物〇 其次，如第9A圖所示，一氧化矽膜5C是以熟知的程序 15形成在側壁5(氮化矽膜5B)外側。明確地說，在藉由氧化矽 φ 膜5C覆蓋了半導體基底1的表面之後，包含閘極3與側壁5 的一部分則覆蓋上光阻，且將不包括閘極3與側壁5以外的 部位施以非等方向性蝕刻。透過此程序，氧化矽膜5八、氮 化矽膜5B與氧化矽膜5C(以及包括一層堅硬光罩13) 一起構 20成NMOS電晶體的側壁5(54),參考第9入圖σΝΜ〇§電晶體 的側壁5-1之厚度在最大值是處於70nm的等級。 而且’如弟9B圖所示，氧化石夕膜5A、氮化石夕膜5B與氧 化矽膜5C構成了 PM0S電晶體的側壁5(5-2)。pM〇s電晶體 的側壁5-2之厚度在最大值是位於70nm的等級。要注意的是 18 1297214 丽〇S電晶體的側壁5_mpM〇s電晶體的側壁5_2 一般來說 均稱為側壁5 〇
而且，為了形成第9A圖所示的N型第二源極/汲極 12A，形成有一光阻圖案，其中將不包括N型第二源極/汲極 5 12A的區域之一區域覆蓋上光阻。然後，如第9Λ圖所示，N 型第二源極/汲極12A是藉由離子植入加以形成，其中光阻 (與側壁5)疋作為光罩。n型第二源極/汲極12A是藉由將鱗 作為雜質以8KeV及8xl〇15的劑量植入而形成的。 在NMOS電晶體部中，如第9A圖所示，]Sf型區域各包含 10 N型延伸層9A、第一源極/汲極iiA與第二源極/没極12A是 設置在閘極3A的側部下方的兩個位置内。這些N型區域之 一是對應於本發明的一來源區。而且，這些N型區的另一個 是對應於本發明的終止區。而且，NM0S電晶體的閘極絕 緣膜2之一下部是對應於第一導電路徑的一區域，且p井【A 15 是對應於具有第二導電型式的一導電層。 另一方面，在PM0S電晶體部中，如第9B圖所示，p型 區域各包含P型延伸層9B、第一源極/汲極11B與第二源極/ 及極12B是設置在閘極3B的側部下方的兩個位置内。這些p 型區域之一是對應於本發明的一來源區。而且，這些p型區 20 的另一個是對應於本發明的終止區。而且，PM0S電晶體的 閘極絕緣膜2之一下部是對應於第二導電路徑的一區域，且 N井1B是對應於具有第一導電型式的一導電層。 其次，如第10A與10B圖所示，將半導體基底1的表面 濺鍍上鎳，且於其上實施一熱處理，因此形成一;ε夕化鎳部 19 1297214 應力/原、溥獏4是藉由電漿CVD法在半導體基底1 、表面上之氮化销而形成的。應力源薄膜4設有電洞、 16 ’用以分別將閘極3與第一源極/沒極(與第 二源極/没極） 連接到上佈線層（參考第2圖）。 5古#應力源薄膜4是由«CVD法形成時，可以根據諸如 '員電力率§產生電襞時輸人的薄膜形成壓力與氣體流 速等條件’控制應力源薄膜4長成之後在其中存在的哪一個 • 應力（張力應力或壓縮應力）。 1 例如，可以使張力應力在以下的條件中產生，這些條 件包括在此薄膜已經在一具有材料氣體的相當稀薄氣氛中 長成之後(例如：SiH4: NH3 =l : 8或更大），而同時以一很 大的流速來流動氮氣以作為稀釋氣體，並藉由照射電漿等 而消除在薄膜内含有的氫之製程。這一點被認為是歸因於 虱的消除。而且，可以在以下的條件下產生壓縮應力，此 15條件例如四甲基矽烷：NH3=1:6或更大，而同時以一很大 % 的流速來流動氮氣以作為稀釋氣體。這一點被認為是導因 於減少碳的組成比例。要注意的是當應力源薄膜是由熱 CVD法形成的話，則在薄膜已經長成之後，會在應力源薄 膜4中產生擠壓應力。這一點被認為由於以下的原因，由於 2〇氫的消除導致在氮化矽膜内的氫所代表的殘餘鹵素之少量 殘餘’以及由於在薄膜成長時間的熱導致在應力源薄膜4與 石夕基底之間的熱膨脹係數差異。 於是，如同第一實施例，當實施蝕刻使得PMOS電晶體 部内之閘極高度是小於NMOS電晶體部内之閘極高度時(如 20 1297214 第7A與7B圖所示），可以控制應力源薄膜4的影響，使其在 PMOS電晶體内的影響小於在^^^1〇3電晶體。 ^ ，富在應 力源薄膜4内產生張力應力時，如此會影響到形成!^^〇8電 晶體部的半導體基底i，且也會在NM〇s電晶體内產生壓縮 5應力。結果，可以增進在1^^〇3電晶體内的電子之移動性。 另一方面，在應力源薄膜4内存在的張力應力之影響， 會相對於構成PMOS電晶體部的石夕基底而減少。於是，由於 植入在P型第一源極/汲極11B的區域内之凹陷部14内的應 力源部7(鍺化;ε夕部）所存在的壓縮應力之效果，可以變得比 10 應力源薄膜4產生的張力應力的效果還要大得多。結果，也 可以增進PMOS電晶體的電洞之移動性。 第11A圖顯示第一實施例中NMOS電晶體之剖面（藉由 一掃描式電子顯微鏡加以放大）的照片。第11A圖顯示當完 成第10A圖所示的製程之時間點的照片。而且，第11B圖顯 15 示PMOS電晶體的剖面中之照片，第11B圖顯示當完成第 10B圖所示的製程之時間點的照片。從這些照片可以清楚看 出，在第一實施例所述之製程，PMOS電晶體的閘極3B是 形成得小於NMOS電晶體的閘極3A。 如上所述，根據第一實施例中的半導體裝置，在形成 20 作為應力源薄膜4的薄膜且其中存在張力應力的情形中，可 以增進NMOS電晶體内的電子移動性。而且，在減少PMOS 電晶體的應力源薄膜4内之張力應力之後，可以獲得應力源 部7所導致的壓縮應力之效果。因此，可以進一步增進PMOS 電晶體的電洞移動性。 21 1297214 《修改範例》 在第一實施例中，應力源薄膜4包含使用氮化矽膜，且 藉由控制根據電漿CVD法的薄膜成長時間之製程條件（高 頻電功率、薄膜形成壓力、氣體流速等）而產生張力應力。 5然後，藉由將NMOS電晶體的閘極3A之高度設定成大於 PMOS電晶體的閘極3B的高度，而擴大應力源薄膜4的影 響，因此，可增強NMOS電晶體内產生的張力應力。另一 方面，藉由將PMOS電晶體的閘極3B之高度設定成大於 NMOS電晶體的閘極3A的高度，而縮小應力源薄膜4的影 10 響，因此，可減少PMOS電晶體内產生的張力應力。 而且’植入PMOS電晶體的源極/汲極部内之應力源部7 包含使用鍺化矽，且使得壓縮應力能存在於應力源部7與應 力源部7之間夾住的通道附近。 然而，除此之外，應力源薄膜4可以包括使用氮化矽 15膜，且可以同樣控制根據電漿CVD法的薄膜成長時間之製 程條件（高頻電功率、氣體流速等）之方式產生壓縮應力。而 且’可以藉由熱CVD法形成氮化矽膜而在應力源薄膜4内產 生壓縮應力。 然後，在藉由將NMOS電晶體的閘極3A之高度設定成 20小KpM0S電晶體的閘極3B的高度，而保持PMOS電晶體内 存在的壓縮應力之後，可以藉由縮小應力源薄膜 電晶體上的影響’亦縮小在NMOS電晶體中的壓縮靡力。 而且，也可以將碳化石夕作為應力源部7而植入丽⑽電 晶體的源極/没極部内。明確地說，藉由與第2圖所示的相 22 1297214 同結構，使用山 ^ 灭化矽作為應力源部7，藉此能使張力應力產 生在2化矽所圍繞的通道附近。亦即，碳具有比矽更小的 ^ 且因此混合有碳的碳化矽在内部光栅距離會變 $比矽更乍。此内部光柵距離是藉由碳矽之間的比例而決 疋的田藉由晶膜生長將碳化矽植入回凹陷部内時，會在 P勺"面附近之石夕中出現扭曲，如此一來，由於其影 響，驗會錢道部喊生張力應力。 ” • 藉由這樣的結構，使得應力特性會與第一實施例中的 It幵y產生70全顛倒，亦即，應力源薄膜4會在？]^〇§電晶體 1〇内有效地引發壓縮應力之特性，而同時可以減少應力源薄 膜4在NMOS電晶體上的壓縮應力之影響。而且，應力源部 7可以使張力應力有效地產生在NMOS電晶體内。在此情形 中的製耘大致上是與第5A到10B圖内的製程相同。 以下’將參考第12A到15B圖說明本發明的第二實施 15例。在第一實施例中，存在有張力應力的薄膜，是藉由減 • 少1>以08電晶體的閘極3之高度，而形成作為應力源薄膜4。 而且，包含鍺化矽的應力源部7是被植入於p型第一源極/汲 極11B的區域中之凹陷部14内，藉此控制pM〇s電晶體内產 生的應力。 20 而且，在其修改範例中，存在有壓縮應力的薄膜，是 藉由減少NM0S電晶體的閘極3之高度，而形成作為應力源 薄膜4。而且，包含碳化矽的應力源部7是被植入於n型第一 源極/汲極11A的區域中之凹陷部丨4内，藉此控制NM0S電 晶體内產生的應力。 23 1297214 第二實施例乃是關於一種半導體裝置，此裝置不包括p 型第一源極/汲極11B的區域内之凹陷部14以及應力源部 7。其他的結構與操作均與第一實施例中的情形相同。在這 樣的情形中，相同的構成要素則標示相同的參數與符號， 5且省略其說明。明確地說，在第二實施例中，亦藉由與第 一實施例中第5A至6B圖的相同方式，矽基底設有元件分離 區10、閘極3、延伸層、囊袋層、氧化矽膜5A、氮化矽膜5B、 N型第一源極/汲極11A、P型第一源極/汲極11B及p型第二源 極/汲極12B。要注意的是，在第二實施例的第12A到15B圖 10中，延伸層與囊袋是以簡化方式顯示。 其次，如第12A與12B圖所示，氧化矽膜是藉由使用 CVD法而沉積而成，以便覆蓋整個半導體基底丨，藉此堅硬 光罩13是由氧化矽膜形成的。而且，pM〇s電晶體的閘極3b 之-部分設有-窗口，此窗口藉由光阻而形成有圖案，且 15藉由钱刻此堅硬光罩13而使閘極3B暴露出來。然後’侧 φ PMC^曰曰體的閘極3B(在此情形中，不像第7B圖，P型第 一源極/汲極11B是藉由堅硬光罩13加以保護）。 口此’ PMOS電晶體的閘極3B之高度會變得小於雇⑺ 電晶體的閘極3A之高度。 半導體基底1的表面相 π罘與13B圖所示，平導错 繼地覆蓋上氧化石夕膜5C(或者氮化石夕膜邶。 其次，如第14A與14B圖所示，π勺扛士" 不包括覆盍有氧化矽港 5C的間極3之一部位是受到 辟 — _專方向性地蝕刻，藉此形成御 土 5。然後，藉由金第一眚 ，、弟只苑例相同的方式，不包括N型第 24 1297214 二源極/汲極12A的部位則覆蓋有光阻圖案。 而且，藉由與第一實施例相同的方式，如第15A圖所 示，N型第二源極/汲極12A是藉由離子植入法而形成的，其 中光阻圖案（與侧壁5)是作為光罩。 5 另外，如15A與15B圖所示，藉由與第一實施例相同的 方式，形成矽化鎳部6，而且，半導體基底丨的表面是藉由 電漿CVD法使用氮化矽膜而形成有應力源薄膜4。 如上所述，根據第二實施例中的半導體裝置，在其中 存在有張力應力的薄膜是形成作為應力源薄膜4之情形 10下，可以增進NMOS電晶體内的電子移動性。而且，藉由 減少PMOS電晶體的閘極3B之高度，而減少應力源薄膜4在 PMOS電晶體上的影響，藉此，可以減少張力應力。於是， 可以限制在PMOS電晶體的電洞移動性中之減少。 《修改範例》 15 第二實施例已經討論到一種半導體裝置，其中藉由減 少PMOS電晶體的閘極3B之高度，而形成存在有張力應力 的薄膜作為應力源薄膜4。第二實施例明確地論及在p型第 一源極/汲極11B的區域中之凹陷部内不具有應力源部的半 導體裝置。作為此種結構的替代，也可以構成一種半導體 20裝置，其中藉由減少NMOS電晶體的閘極3A之高度，而形 成存在有壓縮應力的薄膜作為應力源薄膜4。亦即，在第一 實施例的修改範例所述之結構中，也可以構成一種在N型第 一源極/汲極11A的區域中之凹陷部14内不具有應力源部7 的半導體裝置。 25 1297214 藉由這樣的結構，當存在有壓縮應力的薄膜是形成作 為應力源薄膜4時，可以增進PMOS電晶體内的電洞移動 性。而且，藉由減少NMOS電晶體的閘極3A之高度，而減 少應力源薄膜4在半導體基底1上的影響，藉此，可以減少 5 壓縮應力。於是，可以限制在NMOS電晶體的電子移動性 中之減少。 L圖式簡單說明3 第1A圖是顯示一閘極高度以及一應力源薄膜的薄膜厚 度之圖形。 10 第1B圖是顯示應力源薄膜對基底應力以及閘極高度上 的影響之間的關係。 第2圖是顯示本發明第一實施例的半導體裝置之一 PMOS電晶體部的詳細剖面圖。 第3圖是顯示應力源薄膜的應力在半導體裝置上關於 15 從半導體基底表面的深度上之影響。 第4圖是顯示應力源薄膜的應力在半導體裝置上關於 電晶體的閘極高度上之影響。 第5A圖是顯示用於形成NMOS電晶體的閘極、延伸層 及囊袋層之製程。 20 第5B圖是顯示用於形成PMOS電晶體的閘極、延伸層 及囊袋層之製程。 第6A圖是顯示用於形成NMOS電晶體的側壁及第一源 極/汲極之製程。 第6 B圖是顯示用於形成Ρ Μ Ο S電晶體的側壁及第一源 26 1297214 極/汲極之製程。 第7A圖是顯示NMOS電晶體部的圖形，顯示出一堅硬 光罩是如何形成的且顯示一蝕刻製程。 第7B圖是顯示PMOS電晶體部的圖形，顯示出一堅硬 5 光罩是如何形成的且顯示一蝕刻製程。 第8圖是顯示一植入應力源部的製程。 第9A圖是顯示用於形成NMOS電晶體的側壁及第二源 極/汲極之製程。 第9B圖是顯示用於形成PMOS電晶體的側壁及第二源 10 極/汲極之製程。 第10A圖是顯示NMOS電晶體的矽化鎳且顯示一應力 源薄膜形成製程。 第10B圖是顯示PMOS電晶體的矽化鎳且顯示一應力 源薄膜形成製程。 15 第11A圖是NMOS電晶體的一剖面之相片。 第11B圖是PMOS電晶體的一剖面之相片。 第12A圖是顯示NMOS電晶體部的圖形，顯示本發明第 二實施例中堅硬光罩是如何形成的且顯示一蝕刻製程。 第12B圖是顯示PMOS電晶體部的圖形，顯示本發明第 20 二實施例中堅硬光罩是如何形成的且顯示一蝕刻製程。 第13A圖是NMOS電晶體部的圖形，顯示氧化矽膜形成 製程。 第13B圖是PMOS電晶體部的圖形，顯示氧化矽膜形成 製程。 27 1297214 第14A圖是NMOS電晶體的圖形，顯示形成侧辟、 <及弟- 源極/汲極的製程。 〜 第14B圖是PMOS電晶體的圖形，顯示侧壁形成制$ 第15A圖是顯示形成NMOS電晶體的矽化鎳以及^力 源薄膜之製程。 第15B圖是顯示形成PM0S電晶體的矽化鎳以及應力 源薄膜之製程。 【主要元件符號說明】 1···半導體基底 6…石夕化鎳部 1B···— N 井 7…應力源部 1AP···井 8B…一 N型囊袋層 1BN···井 9B…P型延伸層 2···閘極氧化膜 10…元件分離區 3···閘極 8BN…型囊袋層 3A…閘極 9BP…型延伸層 …閘極 11B…第一源極/汲極 4···應力源薄膜 12B…第二源極/汲極 5···側壁 13…堅硬光罩 5A···氧化石夕膜 14…凹陷部 5B···氮化石夕膜 15…電洞 5C···氧化石夕膜 16…電洞 28

Claims (1)

1297214 十、申請專利範圍： 一種半導縣置，包含具有第—導電型式的第-場效型 :晶體以及具有第二導電型式的第二場效型電晶體，該 專場效型電晶體均設置在一半導體基底上； 該第一場效型電晶體包含： 一第一閘電極； 一在該第一閘電極下面的第一絕緣層； -具有第二導電型式的導電層，用於在該第一絕緣 層下面形成具有第-導電型式的第-導電路徑； 一第一導電型式來源區，係形成在會變成第一導電 路徑的第二導電型式區之—端，且該第—導電型式來源 區會變成第一導電路徑的一來源點；以及 15
20 一第一導電型式終止區，係形成在第二導電型式區 的另一端且會變成第一導電路徑的一終止點； 第二場效型電晶體包含： 弟一閘電極； 一在該第二閘電極下面的第二絕緣層； 一具有第一導電型式的導電層，用於在該第二絕緣 層下面形成具有第二導電型式的第二導電路徑； 第一導電型式來源區，係形成在會變成第二導電 路杈的第_導電型式區之一端，且該第二導電型式來源 區會變成第二導電路徑的一來源點；以及 一第二導電型式終止區，係形成在第一導電型式區 的另一端且會變成第二導電路徑的一終止點； 29 1297214 其中形成有一應力源薄膜，用以覆蓋第一場效電晶 體以及第二場效電晶體’從各第一場效電晶體以及第二 場效電晶體的來源區與終止區局部暴露之處，形成多數 開口，且施加一應力到至少一區域上，此區域是從各第 5 一場效電晶體以及弟二場效電晶體的來源區附近延伸 到終止區的附近；而且 在大致垂直於半導體基底的一方向上之第一閘電 極的高度，是設定成不同於在大致垂直於半導體基底的 方向上之第二電極的高度。 10 2.如申請專利範圍第1項之半導體裝置，其中第一閘電極 的高度與第二電極的高度之間的一差異，是等於或大於 第一閘電極的高度的約30%。 3.如申請專利範圍第1項之半導體裝置，其中該半導體基 底主要包含矽，且應力源薄膜主要包含氮化矽。 15 4.如申請專利範圍第1項之半導體裝置，其中第一導電型 式是N型，第二導電型式是P型，應力源薄膜在應力源薄 ) 膜延伸的一平面内伸展之方向上具有一伸展應力，且第 一閘電極的高度是大於第二閘電極的高度。 5·如申請專利範圍第4項之半導體裝置，其中除了矽以 20 外，用於在一收縮方向上施加應力於來源區與終止區之 間的一部位上之一應力產生物質，係植入於第二場效型 電晶體的來源區與終止區内。 6.如申請專利範圍第5項之半導體裝置，其中該半導體基 底主要包含矽，且應力產生物值是鍺化矽。 30 1297214 7.如申請專利範圍第1項之半導體裝置，其中第一導電型 式是N型，第二導電型式是P型，應力源薄膜在應力源薄 膜延伸的一平面内收縮之方向上具有一壓縮應力，且第 二閘電極的高度是大於第一閘電極的高度。 5 8.如申請專利範圍第7項之半導體裝置，其中除了矽以 外，用於在一伸展方向上施加應力於來源區與終止區之 間的一部位上之一應力產生物質，係植入於第一場效型 電晶體的來源區與終止區内。 9. 如申請專利範圍第8項之半導體裝置，其中該半導體基 10 底主要包含矽，且應力產生物值是碳化矽。 10. —種半導體裝置的製造方法，該半導體裝置包含具有第 一導電型式的第一場效型電晶體以及具有第二導電型 式的第二場效型電晶體，該等場效型電晶體均設置在一 半導體基底上，該方法包含以下步驟： 15 在該半導體基底上形成'元件分離結構之步驟， 在該元件分離結構所分離的區域中，形成第一場效 型電晶體的第一閘電極與第二場效型電晶體的第二閘 電極之步驟； 在該第一閘電極的一侧部下面，形成第一場效型電 20 晶體的一來源區與一終止區之步驟； 在該第二閘電極的一側部下面，形成第二場效型電 晶體的一來源區與一終止區之步驟； 在該第一閘電極與第二閘電極上方，形成一絕緣膜 之步驟； 31 1297214 一圖案形成步驟 方的絕緣膜而暴露出 ，係用於藉由蝕刻該第二閘電極上 第二閘電極； 閘電極而減少閘極:度係用以猎由透過該開口_第 5 10 15 〜形成—應力源_之步驟，該應力源薄膜係用以覆 盍弟一％效電晶如及第二場效電晶體，從各第一場效 電晶體以及第二場效電晶體的來源區與終止區局部暴 露之處，形成多數開口，且施加一應力到至少一區域 上’此區域是從各第—場效電晶體以及第二場效電晶體 的來源區附近延伸到終止區_近；以及 在大致垂直於半導體基底的-方向上之第-閘電 極的高度’是設定成不同於在大致垂纽半導體基底的 方向上之第二電極的高度。 11.如申請專利範圍第1G項之半導體裝置之製造方法，其中 該圖案形成步驟包括暴露該第二場效型電晶體的來源 區與終止區之一步驟， 20 該高度控制步驟包括一藉由蝕刻第二場效型電晶 體的來源區與終止區而形成凹陷部之步驟丨且 該製造方法進一步包含一用以將應力源部植入於 凹陷部内之步驟，其中該等應力源部可以在第二場效型 電晶體的來源區與終止區内形成的凹陷部之間所*** 的一區域内產生一應力，且該等凹陷部是形成在第二場 效型電晶體的來源區與終止區内。 32
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