TWI270251B - Level-shifting pass gate - Google Patents

Description

1270251 五、發明說明α) 發明背景 1 .發明領域： 本發明係關於一電平移動通道閘。 |

:2 ·相關技藝說明： I 此一閘可實施為一金屬氧化物半導體（M0S)電路，以相 對應於較低振‘幅於電路供給電壓者之輸入信號，此電路可丨 用於大面積之矽上絕緣體（S 0 I )電路中，以介面於較小電 I壓電平之系統信號，典型上為1.0至5. 0伏。此電路典型上 I係以明顯較高之供給電壓操作，例如10至20伏，此型電路i 丨之一例子為一單體驅動器，用於以多晶矽薄膜電晶體_ ! 丨（TFTs)構成之平板式矩陣型顯示器。 i 相關圖式之圖1為例如US 5 729 154號美國專利中所示 i |之習知電平移動型式，電路包含一由N型MOS場效電晶體Ml I 、Μ 3及P型場效電晶體Μ 2、Μ 4構成之輸入級’此級之輸出 丨 !係連接於一含有Ν型電晶體Μ5及Ρ型電晶體Μ6之習知CMOS轉| 丨換器。 ， ! t i I 電晶體M2、M4之閘極連接於一供給線vss，因此諸電晶

I !體操作上大致如電阻。電晶體Ml之閘極連接於電晶體M3之 |閘極及汲極，因而有如二極體之功能。電晶體Μ 3之源極係 |連接以接收一電壓Vbias，此電壓介於供給線vss、vdd上之 I電壓之間，電晶體Μ 3之用途在提供一閾電壓補償偏壓至電 I晶體Ml之閘極，而電晶體Ml之源極連接於電平移位器之一 f 丨輸入I N。 I 使用時，輸入IN接收一邏輯信號，信號係在一較低或0 1270251 五、發明說明（2) 電平Vss與一小於供給線vdd上供給電壓VDD之較高電平V„u之 間切換。當較低邏輯電平Vss供給至輸入I N時，電晶體Μ 1之 閘極-源極電壓即大得足以使電晶體Μ 1導通，且汲極電壓 大約下拉至供給線vss之電壓Vss。由電晶體Μ5、Μ6構成之 轉換器可將此轉換，使轉換後之輸出0UTB大致上昇至供給 線vdd之供給線電壓VDD。 當較高之邏輯電平VHH施加於輸入IN時，電晶體Ml之閘極 -源極電壓即降低，因此電晶體Μ 1僅弱導通或切斷。電晶 體M2因而將轉換器之輸入拉向供給線V(jd之電壓VDD，及拉 至轉換器M5、M6之切換點以上，轉換器之輸出〇UTB因而大 致降至供給線vss之電壓Vss。 儘管此一配置方式提供輸入高電平邏輯信號之電平移動 ’但是圖1之電平移位器係在輸入信號位於邏輯低電平時 呈現一轉低阻抗之輸入負載至連接於輸入IN之信號線。因 此，當不需要電平移位器之輸.出信號時，連接於輸入 任意信號線可能會無法接受地由電平移位器之低輸入阻抗 負載至低電平邏輯信號。 相關圖式之圖2說明另一習知型式之電平移位器，如 E P 0 6 0 0 7 3 4 A號歐洲專利所示，此電平移位器不同於相 關圖式之圖1者在於電晶體Μ 1之源極連接於一互補型輸入 ΙΝΒ，而電晶體M3之源極連接於直接輸入IN。再者，電晶 體M2、M4之閘極分別連接於輸入IN、INB。 當輸入IN接收到較高之邏輯電平VHH時，互補型輸入INB 係在較低輸入邏輯電平Vss，在電晶體Μ 1閘極之電壓上昇而

1270251 丨五、發明說明（3) 由電晶體M2提供之驅動則降低，因此，轉換器M5、M6之輸| 入係低於圖1所示之電平移位器者。反之，當輸入IN接收 | 到較低之邏輯電平Vss且互補型輸入INB接收較高之邏輯電 i I平VHH時，電晶體Ml較不易切斷，因此使轉換器M5、M6之輸I I入較高於圖1所示之電平移位器者，此可取得一較大之電 |平移動度，而使轉換器M5、M6之切換點變得較不重要。惟 | ，在此例子中，輸入IN、INB二者係連接於電晶體Ml、M2 i之源極，其呈現一低阻抗負載於連接至輸入之任意信號 丨線。 ! 相關圖式之圖3說明US 5 7 4 8 0 2 6號美國專利所示之_電 平移位器，互補型輸入I N、I N B分別連接於二極體連接之N 型電晶體M3、M3’之源極，此電晶體備有導通P型電晶體Μ4 、Μ 4 ’型式之負載電阻。電晶體Μ 3、Μ 3 ’之基極與汲極分別 連接於Ν型電晶體Ml、Ml ’之閘極，其提供一含有Ρ型電晶 I體M22’之電流鏡負載，二極體連接之電晶體M3、M3’藉 |由添加一偏壓以提供互補型輸入信號之電平移動。惟，，輸 |入I Ν、I Ν B仍呈現一低阻抗負載於所連接之信號線。 相關圖式之圖4說明一習知電平移位器之簡示型式，係 用於一取自ST-LCD之LPS顯示器。此配置方式不同於圖3所i 示者之處在於電晶體M3、M3’為P型，且配合於電晶體M4、 | Μ 4 ’而連接成源桎從動器，而電晶體Μ 1、Μ Γ之源極連接於 輸入INB、IN。電晶體M3、M3’再次提供輸入信號之電平移 動，但是輸入I Ν、I Ν B仍連接於電晶體之源極，且呈現一 低阻抗負載於連接至輸入之信號線。 1270251 :五、發明說明（4) 發明概述 依本發明之第一内容所示，其提供一種電平移動通道閘 包含：一第一電路，包含一通道電晶體，其主傳導路徑係| 丨連接於一信號輸入與一信號輸出之間，及一負載連接於信 · 丨號輸出；及一第二電路，具有一致能輸入且配置以控制第 I 一電路，因此：當一供給至致能輸入之致能信號為主動且 ‘ 丨一第一邏輯電平供給至信號輸入時，通道電晶體可提供一 ί電平移動邏輯電平於信號輸出；及，當致能信號為非主動 ；時，信號輸入即設定於一高阻抗狀態而信號輸出設定於一 丨預定狀態。 — 當致能信號為主動且一第二邏輯電平供給至信號輸入時 _ ，通道電晶體可提供一大致未移動之邏輯電平於信號輸出 ，第一邏輯電平具有一較高於第二邏輯電平者之強度，且 i第二邏輯電平之強度大致等於〇。 | 第二電路係配置以在致能信號為非主動時可切斷通道電 丨晶體。 ， _ | 第二電路係配置以在致能信號為非主動時，提供一大於 -I通道電晶體閾電壓之偏壓至通道電晶體之控制電極，偏壓 : I與第一邏輯電平之間之差異係小於通道電晶體之閾電壓。 ί I 第二電路包含一偏壓源，偏壓源包含一電阻連接於一輸 |出電極及一第一電晶體之控制電極。第一電晶體具有一共 φ |用電極且接地，另者，第一電晶體具有一共用電極，係在 !致能信號為非主動時可連接以接收一高電壓電平，而在致 I能信號為主動時則接收一低電壓電平，再者，第一電晶體

第8頁 1270251 ;五、發明說明（5) |具有一共用電極，係連接於一互補型信號輸入。 ! 第一電晶體之共用電極係經過一第二電晶體之主傳導路 ! I徑而連接，第二電晶體之控制電極係配置以接收另一偏 I壓。 電阻包含一第三電晶體之主傳導路徑，第三電晶體係配 置以在致能信號為非主動時切斷，而在致能信號為主動時 |導通。 ! 第一電晶體之控制及輸出電極係連接於通道電晶體之一 |控制電極。 閘包含一第四電晶體，係配置以在致能信號為非主動時 將通道電晶體之一控制電極接地。 I 閘包含至少另一通道電晶體，各具有一主傳導路徑於一 |各別信號輸入與信號輸出之間。 負載包含一大致固定之電阻，且預定狀態包含一高電平 丨狀態 I 負載包含一相反於通道電晶體之傳導型負載電晶體，，通 i道電晶體具有一高於負載電晶體者之驅動能力。 | 負載電晶體係配置以在致能信號為非主動時切斷，預定 |狀態係一高電平狀態。另者，一下拉式電晶體具有一主傳 導路徑連接於信號輸出與接地端之間，其係配置以在致能 信號為非主動且預定狀態係一低電平狀態時導通。 負載電晶體係配置以接收一固定偏壓，預定狀態係一高 電平狀態。負載電晶體具有一控制電極，且連接以接收一 接地電位。 1270251 I五、發明說明（6) 信號輸入係連接於一第一轉換器之輸入，閘包含一第二 可控制式轉換器，其輸入及輸出係分別連接於第一轉換器i ； ! !之輸出及輸入，且其在致能信號為非主動時呈致能，而在 |致能信號為主動時呈失能。 ! 各電晶體包含一場效電晶體，閘可實施於一 CMOS積體電 |路中。 依本發明之第二内容所示，其提供一種用於一矩陣型顯 示器之驅動器電路，包括本發明第一内容之閘。 ! 因此，其可提供一種極靈敏之電平移動通道閘，且容許

I

|以極低電壓輸入操作，此一閘具有高操作速度，例如可供 達成高速移動或取樣，其易實施一邏輯AND功能於任意數 量之低電壓輸入。一低電力消耗可達成，因為有改善之邏 輯電平旋擺，閘可承受程序變化1可由較少量電晶體實 I施。 | 通道閘結合一致能或閘控組合，容許閘切換於一失能狀 !態，其中輸出採用一預定狀態而無關於輸入，且輸入呈現 ! I 一高阻抗於連接之信號線。預定狀態可依以下電路要求而 |選定，且可例如呈一邏輯低電平、一邏輯高電平或一高阻 抗狀態，當閘致能時，藉由切換輸入至一高阻抗，則連接 於輸入之信號線之不必要負載大致上即得以避免。

圖式簡單說明 本發明將舉例及參考相關圖式做進一步說明，其中： 圖1至4係電路圖，說明習知型式之電平移位器； ! 圖5係一波形圖，說明本發明實施例執行之電平移動功

第10頁 1270251 五、發明說明（7) 能； 圖6係一簡示電路圖，說明構成本發明第一實施例之一 電平移動通道閘； 圖7係一簡示電路圖，說明圖6所示通道閘及包括一 A N D 功能， 圖8至1 1係簡示圖，說明可用於圖6所示通道閘中之不同 負載型式； 圖1 2至1 9係電路圖，說明可用於圖6所示通道閘通道電 晶體之不同控制配置方式； 圖2 0及2 1係簡示電路圖，說明一輸出轉換器使用圖6之 通道閘； 圖22及23係簡示電路圖，說明一鎖合配置方式使用圖6 j 之通道閘； 圖2 4係一電路圖，說明構成本發明另一實施例之一通道 閘；< 圖2 5及2 6係波形圖，說明發生於圖2 4之通道閘模擬中之 波形； 圖2 7係構成本發明又一實施例之一通道閘電路圖；及 圖2 8係一波形圖，說明發生於圖2 7之通道閘模擬中之波 形。 圖中相同之參考編號係指相同組件。 較佳實施例說明 圖5說明由本發明實施例之電平移動通道閘執行之電平 移動功能，圖5中之上波形圖說明一具有二邏輯電平之邏 1270251 五、發明說明（8) !輯電平信號型式之輸入信號，下邏輯電平Vss係等於或大致 等於0伏，且如圖5中之下波形圖所示，此電平不需改變。 I惟，上輸入電平VHH為2伏之較低”邏輯π高電平，且此電平 I需增高至高電平乂^，例如15伏，相當於通道閘之電力供應 I電壓。電平移動通道閘因而需要執行一通道閘之功能，同 |時介面於供給至通道閘輸入之較低電平邏輯信號與連接至 |通道閘輸出之後續電路之間。

I 圖6所示之電平移動通道閘包括一通道電晶體Ml (所示 |為一 N型M0S場效電晶體，但是亦可為P型），其源極連接於 | 一信號輸入IN，且其汲極連接於一信號輸出OUT，電晶體 I Ml之汲極亦經由一負載R以連接於一電力供給線vdd。電晶 I體Ml之閘極則連接於一控制電路或裝置1 ，其具有一致能 j輸入EN以接收一致能信號，此在本實施例中揭示為π主動 !高”型，但是其同樣可為主動低型。一控制連接亦揭示於

I !控制裝置1與負載R之間，儘管在有些實施例中並未提供此 ] 丨一連接。 ‘

\ 致能輸入ΕΝ接收一邏輯信號，邏輯信號係在VDD (即供給 |線vdd上之電力供給電壓）與Vss之間切換，且其為一下供給 |線（圖中未示）之接地電位或電壓。如上所述，一信號輸入 I N接收一低電壓邏輯信號，邏輯信號係在Vss與一大致上小 |於VDD之上邏輯電平VHH之間切換。 j 當供給至輸入EN之致能信號係在低邏輯電平時，控制裝 I置1控制由電晶體Ml及負載R構成之電路，使得電晶體Ml切 |斷且輸出OUT隔離於輸入IN。在此狀態下，輸入IN假設一

第12頁 1270251 五、發明說明（9) 高阻抗狀態，而輸出0 U T假設一預定狀態，且其例如可為 一邏輯高電平（VDD)、一邏輯低電平（Vss)或一高阻抗（Z)狀 態。通道閘之電路行為因而可由以下事實表總結： EN IN OUT 〇 (Vss) 〇 (Vss) X 〇 (Vss) 1 (Vhh) X 1 (VDd) 〇 (Vss) 〇 (=VSS) 1 (V〇d) 1 (VHH) 1 (=vDD) X=0 (Vss)、1 (Vdd)或 Z (局阻抗) 當輸入E N之致能信號高時，控制裝置1可確使一適當之 偏壓Vbias供給至電晶體Ml之閘極，通道電晶體Ml及負載R因 而操作有如一共用閘放大器，且以供給至之輸入I N信號控 制電晶體Ml之閘極-源極電壓。當一低邏輯電平Vss供給至 輸入I N時，閘極-源極電壓VGS即等於偏壓Vbias，因此電晶體 Ml導通且其及極將輸出OUT拉低。反之，當較高之電平信 號V μ供給至輸入I N時，閘極-源極電壓V(jS即等於偏壓 Vbias-VM，因此電晶體Ml呈微弱導通或完全切斷，且負載R 將輸出OUT拉南。 ， 電晶體Ml之驅動強度或能力、閘極偏壓Vbias、及負載R之 阻抗係經選定，以利提供大電壓搖擺於輸出OUT。為了使 輸出OUT切換於不同輸入狀態下接近於供給電壓Vss、VDD之 值之間，應注意以下準則： 1 . Vbias應大於電晶體Μ 1之閾電壓； 2· Vbias-VHH應小於電晶體Ml之閾電壓；及 3.負載R之阻抗應較高。 第三項準則說明操作速度與電平移動度之間之交換，對 1270251 丨五、發明說明（ίο) |於一低電平之輸入信號而言，一高阻抗負載R可確使電晶 I體Ml將輸出OUT幾乎拉至輸入Vss之值。惟，對於一高電平 丨 I之輸入VHH而言，電晶體Ml係切斷，且負載R僅將輸出OUT緩 慢地拉至VDD。 據此，針對許多應用，負載R並無此一高阻抗且接受較 |小之電平移動度，而對於較低之負載阻抗，可以不看第二| |項設計準則，因為即使當電晶體Ml局部地導通時，負載R |仍可將輸出OUT拉至一可接受之高電壓電平。 ! 圖7所示之通道閘係與圖6所示者相同型式，但是其包括

I

| 一在輸入端執行之邏輯AND功能，圖7之閘極不同於圖6 _者 ；之處在於另一N型場效電晶體Μη構成另一通道閘’且其沒 |極與閘極分別連接於電晶體Μ 1之輸出0 U Τ與閘極，閘極具 |有二輸入INI、ΙΝ2以連接於電晶體Ml、Μη之源極。 當通道閘致能時，只有當輸入INI、ΙΝ2在輸入邏輯高電 平VΗΗ時輸出0 U Τ係在南邏輯電平VDI)。若該二輸入係在邏輯 I低電平Vss，則電晶體ΜΙ、Μη任一者或二者即導通，使得輸 出0 U Τ拉低。用於不同輸入與致能狀態之電路之操作係說 明於以下事實表内： E.N INI IN2 OUT 〇 (Vss) 〇 (Vss) 〇 (Vss) X 〇 (Vss) 〇 (Vss) 1 (Vhh) X 〇 (Vss) 1 (Vhh) 〇 (Vss) X 〇 (Vss) 1 (VHh) 1 (Vhh) X 1 (VDD) 〇 (Vss) 〇 (Vss) 〇 (=Vss) 1 (V〇d) 〇 (Vss) 1 (Vhh) 〇 (=VSS) 1 (VDD) 1 (Vhh) 〇 (Vss) 〇 (=VSS) 1 (VDD) 1 (Vhh) 1 (Vhh) 1 (=Vdd) x=0 (vss)、1 (VDD)或 Ζ (高阻抗)

第14頁 1270251 丨五、發明說明（11) 丨 雖然僅有二輸入IN1、IN2及二通道電晶體ΜΙ、Μη揭示於 ：圖7中，但是其可提供任意數量之輸入及電晶體，以執行 i 一具有任意所需輸入數量之AND功能。 ! 圖8所示之通道閘說明一負載R型式，在此例子中其係由 丨控制裝置1控制，負載包含一 P型場效電晶體M2，其源極連 I接於供給線vdd，且其汲極連接於輸出OUT，電晶體M2之閘 I極則連接於一轉換器II之輸出，轉換器構成控制裝置1之 | 一部分且其輸入連接於致能輸入EN。

! 當供給至致能輸入EN之致能信號為主動，即在VDD，則轉 I換器II之輸出將電晶體Μ 2之閘極大致拉至接地或下供給線 I電位Vss，使電晶體M2導通及做為一電阻式負載。電晶體Ml 之驅動能力必須大於電晶體Μ 2者，因此當輸入信號I N在低 電平時，電晶體Ml可將輸出OUT拉至低電平，而當輸入信 |號IN在較高輸入邏輯電平VHH時，電晶體Ml切斷且電晶體Μ 2 \ 將輸tliOUT大致拉至供給線vdd之電壓VDD。 ! 當致能信號為非主動時，即在低邏輯電平Vss，轉換器I 1 |之輸出將電晶體M2之閘極大致拉至供給線電壓VDD，使電晶 !體Μ 2切斷，且控制裝置亦切斷電晶體Ml ，使輸出OUT在一 j 高阻抗狀態。

圖9說明負載並不由控制裝置1控制之通道閘型式，在此 |例子中，負載係實施為一連接於輸出OUT與供給線vdd之間 丨之電阻R 1。 I 當致能信號為主動時，電晶體Ml係在輸入IN之輸入信號 !為低邏輯電平時將輸出OUT拉至低邏輯電平，而當輸入信

第15頁 1270251 五、發明說明（12) 號為輸入高邏輯電平時，電晶體Μ 1切斷且負載R 1將輸出 i OUT拉至高邏輯電平VDD。 當致能信號為非主動時，電晶體Ml切斷而無關於供給至 ；輸入IN之輸入信號，在此狀態中，電阻R1將輸出OUT拉至 ：高邏輯電平，而無關於輸入信號。 ； 圖10說明圖9通道閘之實例，其中負載電阻R1係實施為 I 一P型場效電晶體M2，電晶體M2之源極與汲極分別連接於 !供給線vdd與輸出OUT，電晶體M2之閘極則連接以接收一固 丨定偏壓，其在圖10所示實施例中為下供給線VSS或接地。

I因此，電晶體Μ 2即在其導通狀態及做為一電阻，當通道閘 丨失能時，其將輸出OUT拉至邏輯高電平VDD。 圖11所示通道閘不同於圖8所示者之處在於一 N型下拉場 效電晶體Μ 8係以其汲極連接於輸出0 U T，其源極連接於供 給線ν s s，及其閘極連接於控制裝置1之轉換器I 1之輸出。 當致饀信號為主動時，轉換器I 1之輸出將電晶體Μ 8之閘極 |大致拉至供給線ν s s之電位Vss，使電晶體Μ 8切斷而無效，用 。因此，在此狀態中，圖1 1之通道閘功能正好相同於圖8 之通道閘。

! 當致能信號為非主動時，電晶體ΜΙ 、M2切斷而一如圖8 |之通道閘，惟，在此狀態中，轉換器II之輸出將電晶體M8 |之閘極拉至上供給線電位VDD，使電晶體M8導通。因此當閘 極失能時，輸出OUT即拉至接地電位vss或邏輯低電平。 圖1 2說明用於控制電晶體Μ 1之控制裝置1細部情形，控 |制裝置1包括一偏壓產生器以產生·偏壓Vbias。致能輸入ΕΝ係

第16頁 1270251 五、發明說明（13) 連接以控制一開關S 2，致能輸入E N亦連接於一轉換器I 1 ’ 之輸入，而轉換器之輸出係控制另一開關S 1 ，開關S 1 、S 2 連接於偏壓Vbias源與供給線vss之間，且開關SI、S2間之連 接係連接於電晶體Μ 1之閘極。 當致能信號為主動時，開關S 2閉合而開關S 1開斷，因此 偏壓Vbias供給至電晶體Ml之閘極，其功能有如上述之共用 閘放大器。當致能信號為非主動時，開關S 2開斷，而開關 S 1閉合且將電晶體Μ 1之閘極連接至供給線v s s，電晶體Μ 1 因而切斷而無關於在輸入IN之輸入信號，且令輸出OUT隔 離於輸入I N。 _ 圖1 3說明圖1 2通道閘之一實施例，其中開關S 1 、S 2係實 施如同N型場效電晶體Μ 7、Μ 1 3，圖1 3所示通道閘之操作係 相同於圖1 2所示者。 圖1 4說明圖1 3所示通道閘之一偏壓產生裝置，偏壓產生 器包f 一Ν型場效電晶體M3，其源極連接於供給線vss，而 其閘極與汲極係經一電阻R2以連接於供給線vdd，且自偏 壓產生器之輸出連接至電晶體Μ 1 3之閘極。電晶體Μ 3係依 其飽和導通方式操作，且通過電晶體Μ 3没極-源極路徑之 電流IDS如下所示： hs-^iVas-Vj 其中/5n係電晶體M3之（幾何依存性）互導變數，VGS係電 晶體M3之閘極-源極電壓，及VTn係電晶體M3之閾電壓。產 生於電晶體M3汲極之偏壓Vbias如下： τ_ 「、ll 十 23nR2(VDD-VrJ-l 十-τη 1270251 五、發明說明（14) 藉由適當選擇電晶體M3之驅動強度及電阻R2之值，其可 設定偏壓Vbias於閾電壓VTn (R2值趨近於無限）與供給線電壓 VDD (相當於電阻R2具有0電阻）間之任意值。若電晶體M3具 有相同於電晶體Ml之閾電壓，且若電阻R2之值相當大，電 晶體Μ 1可偏移至其閾值以上，以利滿足上述準則1 、2。

圖15所示通道閘不同於圖14所示者之處在於電晶體M3之 源極連接於轉換器I 1 ’之輸出，而非連接於供給線ν s s，此 |配置方式可確定當致能信號為非主動時，電晶體M3之源極 係拉至供給線電壓VDD，使得流動於偏壓產生器内之電流截 斷，且通道閘之電力消耗減少。惟，當轉換器Π ’係實施 j為標準之二電晶體CMOS轉換器時，則當致能信號為主動時 電晶體Μ 3之源極即經過一 N型電晶體以接地。根據相關於 電晶體Μ 3之轉換器I 1 ’之Ν型電晶體之驅動能力及電阻R 2之 值，當致能信號為主動時電晶體Μ 3之源極因而可上昇至一 |小正儋移，此偏差量可供某些結構改善通道閘。

圖1 6之通道閘係藉由連接一 Ν型電晶體Μ 1 4之源極-汲，極 路徑於電晶體Μ 3源極與供給線ν s s之間而取得相似結果， 電晶體Μ 1 4之閘極接收一偏壓且為此目的而連接於供給線 ν d d。另者，電晶體Μ 1 4之閘極可連接於輸入Ε Ν。電晶體 Μ 1 4供給一小偏壓，其加至由電晶體Μ 3與電阻R 2提供之偏 壓，因而提供一較高之偏壓Vbias，此可簡化電路設計及達 到理想化。 若電阻R2之值等於負載R之值，且電晶體Ml、M3具有相 |同驅動能力，則電晶體Ml無法下拉輸出OUT至一小於偏壓 s

第18頁 1270251 丨五、發明說明（15) | vbias之電壓，此意指針對良好之電平移動而言，偏壓vbias需丨 I較小，但是為了以主動負載裝置產生偏壓，電晶體Ml 、M3 I可能需要遠大於主動負載裝置。藉由施加電晶體M14產生

I之小偏壓至電晶體M3之源極，電晶體Ml可下拉輸出OUT至 I | ! ! 一低於偏壓vbias之電壓，所以此配置方式可減輕通道閘中 ； 丨廣泛裝置之要求。 丨 I 圖17所示通道閘係圖14所示者以電阻R2實施為一 P型場 | I效電晶體M4，電晶體M4之閘極接收一偏壓，且如圖17所示丨 ! ! l·為了方便而可連接於供給線VSS。在此例子中，電晶體Μ 4

I I 係以其線性導通方式操作，且没極-源極電流如下： ! 其中/5 p係（幾何依存性）互導變數，Vcs係源極-閘極電壓 I ，VT係閾電壓及DeT係閾電壓，及VDS係汲極-源極電壓。若 電晶MM3、M4具有大致相同之閾電壓乂7，則產生於電晶體 M3汲極之偏壓Vbias如下： ' y 多 ^ 7 ]j 7 Ί 對於閾電壓大致小於供給電壓vDD，此可簡化為： κ. —^—vDD.

^ βΡ^β, DD 偏壓Vbias之值因而取決於電晶體M3、M4之驅動能力。若 電晶體具有大致相同之/3值，則針對VDD、VT之典型值，偏 壓易大於VDD/2。此外，電晶體M3相關於電晶體M4時之驅動

第19頁 1270251 五、發明說明（16) 能力越高，偏壓Vhas之值即越低，此有利於滿足上述定義 之準則。 圖1 8所示通道閘不同於圖1 7所示者之處在於省略電晶體 Ml 3，電晶體M4之閘極連接於轉換器I Γ之輸出，電晶體Μ7 之及極連接於偏壓產生器之輸出，即電晶體Μ4、M3之汲極 之間。當供應至致能輸入Ε Ν之致能信號為主動時，轉換器 I Γ之輸出將電晶體Μ4、Μ7之閘極拉至下供給電位Vss，電 晶體M7切斷且電晶體M4導通，以提供偏壓產生器負載。所 需之偏壓因而供給至通道電晶體Μ 1之閘極，且通道閘針對 高及低輸入邏輯電平皆有上述功能。

當致能信號為非主動時，轉換器I Γ之輸出將電晶體Μ 4 、Μ7之閘極拉至上供給線電壓VDD，電晶體Μ4因而切斷，且 電晶體Μ 1 、Μ 3之閘極皆連接於下供給線v s s，偏壓產生器 因而失能且通道電晶體Μ 1切斷。 圖1 9所示通道閘不同於圖1 8所示者之處在於電晶體Μ 3之 源極連接於互補型信號輸入I ΝΒ。當致能信號為非主動時 ，電晶體Μ7將電晶體ΜΙ、M3之閘極連接於下供給線vss， 電晶體Μ 1、Μ 3因而切斷，使得輸入I Ν、I Ν B相隔離，且假 設為一高阻抗狀態。

當致能信號為主動時，當輸入I Ν之輸入信號係在上輸入 邏輯電平則圖1 9之通道閘即以上述方式操作，使得輸入 ΙΝΒ之互補型輸入信號在下輸入邏輯電平，即Vss。當輸入 IN在下輸入邏輯電平且輸入INB在較高之上輸入邏輯電平 VHH時，供給至電晶體Μ 1之閘極之偏壓值大約增加一等於VttH

第20頁 1270251 丨五、發明說明（17) !之量，電晶體Ml之閘極-源極電壓之上昇進一步降低通道 I閘之輸出OUT端之電壓。因此，一較大之電壓旋擺度可利 j用互補型輸入信號及圖19所示之結構，以提供於輸出 丨 OUT。 ! 如圖20所示，通道閘之輸出可由一轉換器12補充或緩衝 !，因而提供一轉換之輸出信號於輸出0UTB，傳送至轉換器

I | 12之輸入信號係切換於轉換器12切換點以上與以下電平之

|間。惟，針對上述之速度考量，諸邏輯電平可小於由供給 ；電壓Vss、VDD定義之電壓極端值。使用轉換器12做為一單純 I之”硬限制器”，可提供幾乎等於供給電壓之輸出電壓電、平 I ，轉換器12可為標準之二電晶體CMOS轉換器結構。 I 圖21所示通道閘不同於圖20所示者之處在於，轉換器12 I實施為含有一N型電晶體M5與一P型電晶體M6之標準CMOS轉 |換器，其係以電晶體M5之源極連接於一互補型輸入INB。 當遂道閘致能且輸入I N之信號在輸入邏輯高電平時，互 I補型輸入INB大致在下供給線電位，且含有電晶體Μ 5、M6 I之轉換器係以習知方式操作。惟，當供給至輸入IN之信號 |係在下輸入邏輯電平時，互補型輸入INB之信號則在較高

I 之輸入邏輯電平71{11。因此，電晶體M5之閘極-源極電壓降 低，且此提供一較大之電壓旋擺於轉換器之輸出0UTB。

圖22所示通道閘不同於圖20所示者之處在於另一轉換器 i 13以其輸入及輸出分別連接於轉換器12之輸出及輸入，再 I者，轉換器13可控制及由控制裝置1控制，因此轉換器13 !功能為一可由控制裝置1之一控制信號失能之回授轉換

第21頁 1270251 丨五、發明說明（18) 丨〇 丨 口 σ

! 當致能信號為主動時，控制裝置1使轉換器I 3失能，因 :此通道閘之功能即相同於圖20所示之通道閘。惟，當致能 I信號為非主動時，通道電晶體Ml切斷及選擇負載R以使連 |接於轉換器12輸入之通道閘輸出不呈現一高阻抗狀態，如 ；圖8之負載配置方式所示。回授轉換器13係由控制裝置1激 !勵，且連同轉換器12以構成一鎖合機構，因此，此配置方 I式操作如同一簡易之低電壓取樣與保持電路，其在致能信 :號為主動時可取樣輸入信號，且在致能信號變成非主動時 1可保持信號。 —

I 圖23說明轉換器13之一特殊實例，其包含N型電晶體Μ 9 ! 、Ml 0及Ρ型電晶體Ml 1、Ml 2，且其源極-汲極路徑係串聯 於供給線vss、vdd之間。電晶體M10、Ml 1即一般”轉換器 電晶體"，而電晶體Μ 9、Μ 1 2為控制電晶體，其閘極分別連 接於磋制裝置1之轉換器I 1 ’之輸出及輸入。當致能信號為 丨主動時，電晶體Μ9、Ml 2切斷，因此電晶體Ml 0、Ml 1隔J邑 I於電源，且轉換器13失能。當致能信號為非主動時，電晶 丨體M9、M12導通，因此轉換器13呈正常狀態之功能。

I

I 電晶體M9、M10及電晶體Mil 、M12之順序可改變，而不 |影響可控制式轉換器之操作，再者，成對之電晶體Μ 9、 i Μ10、Μ11 、Μ12可實施如同雙閘MOSFETs。再者，電晶體Μ9 ! 、M12可省略，假設含有電晶體Ml與負載R之第一電平移動 丨階級之驅動能力大於電晶體M10、Mil者。 圖2 4所示之通道閘包含圖1 1所示之負載配置方式、圖1 9

第22頁 1270251 :五、發明說明（19) !所示之偏壓產生器、及圖2 1所示之輸出轉換器配置方式， i轉換器II 、II’係由單一轉換器構成，而單一轉換器由含 |有一N型電晶體M14及一P型電晶體M15之習知CMOS轉換器配 置方式組成。當致能輸入E N之致能信號在非主動或低邏輯 電平狀態Vss時，電平移動通道閘之輸出0 U T B不在上邏輯電 平VDD。 圖2 5、2 6說明發生於圖2 4之通道閘模擬中之波形，其中 VHH為2伏’VDD為15伏’且電晶體具有低溫多晶石夕薄膜電晶 體之典型性能，即對於方波裝置而有2伏之閾電壓及 1 . 2 5 // A / V2之/3值。電晶體Μ 1 、Μ 3係比皆為方波裝置之圖 24中其餘電晶體寬，圖26之下表說明供給至輸入IN、ΙΝΒ 之輸入信號及供給至致能輸入Ε Ν之致能信號，輸入信號為 具有2伏振幅之3 MHz信號，用於電晶體Ml至Μ5之生成過渡 電流係說明於圖2 6之上表内。 i 如ί 2 5所示，輸出0 U T之信號明確地切換於轉換器I 2之 輸入切換電壓I S之任一侧，輸入信號係電平移動於供給線 電壓VDD、VSS之10毫伏以内。 圖2 7說明以單端輸入I N取樣之低電壓資料用之通道閘， 圖2 7之通道閘包含圖8所示之負載配置方式、圖1 8所示之 偏壓產生器且具有圖16所示之偏壓產生電晶體配置方式與 I合併成雙閘電晶體之電晶體M3與M14、及圖23所示之輸出 |轉換器配置方式且以成對之電晶體M9、M10、M11 、M12實 施做為雙閘電晶體。圖2 8說明使用上述相同變數之發生於 圖2 7之通道閘模擬中之波形，且再次說明優異之電平移動

第23頁 1270251 五、發明說明（20) 性能可由較低劣性能之多晶矽薄膜電晶體達成，例如平板 式矩陣顯示器之單體驅動器電路中所發現者。 由此可提供一電平移動通道閘，其提供高電平移動度且 結合於來自較簡化電路之良好性能，通道閘可致能或失能 ，在失能狀態中，各輸入信號呈現一高阻抗於相連接之任 意信號線，且在失能狀態中，輸出係配置以缺設於任意必 要之狀態。

Claims (1)

1. 年ι>月 1270251 _案號 90106759 六、申請專利範圍 1. 一種電平移動通道閘，包含：一第一電路，包含一通 道電晶體，其主傳導路徑係連接於一信號輸入與一信號輸 出之間，及一負載連接於信號輸出；及一第二電路，具有 一致能輸入且配置以控制第一電路，因此：當一供給至致 能輸入之致能信號為主動且一第一邏輯電平供給至信號輸 入時，通道電晶體可提供一電平移動邏輯電平於信號輸 出；當致能信號為主動且一第二邏輯電平供給至信號輸入 時，通道電晶體可提供第二邏輯電平於大致未移動之信號 輸出 ;及，當致能信號為非主動時，信號輸入即設定於一高阻 抗狀態而信號輸出設定於一預定狀態。 2. 如申請專利範圍第1項之閘，其中第一邏輯電平具有 一較高於第二邏輯電平者之強度。 3 .如申請專利範圍第2項之閘，其中第二邏輯電平之強 度大致等於0。 4.如申請專利範圍第1項之閘，其中第二電路係配置以 在致能信號為非主動時可切斷通道電晶體。 5 ·如申請專利範圍第1項之閘，其中第二電路係配置以 在致能信號為非主動時，提供一大於通道電晶體閾電壓之 偏壓至通道電晶體之控制電極。 6. 如申請專利範圍第5項之閘，其中偏壓與第一邏輯電 平之間之差異係小於通道電晶體之閾電壓。 7. 如申請專利範圍第5項之閘，其中第二電路包含一偏 壓源，偏壓源包含一電阻連接於一輸出電極及一第一電晶

   O:\70W0218-911231.ptc 第26頁 1270251 _案號90106759_年月曰 修正_, ·. 六、申請專利範圍 體之控制電極。 8 ·如申請專利範圍第7項之閘，其中第一電晶體具有一 共用電極且接地。 9 .如申請專利範圍第7項之閘，其中第一電晶體具有一 共用電極，係在致能信號為非主動時可連接以接收一高電 壓電平，而在致能信號為主動時則接收一低電壓電平。 1 0 .如申請專利範圍第7項之閘，其中第一電晶體具有一 共用電極，係連接於一互補型信號輸入。 1 1 .如申請專利範圍第8項之閘，其中第一電晶體之共用 電極係經過一第二電晶體之主傳導路徑而連接，第二電晶 體之控制電極係配置以接收另一偏壓。 12.如申請專利範圍第9項之閘，其中第一電晶體之共用 電極係經過一第二電晶體之主傳導路徑而連接，第二電晶 體之控制電極係配置以接收另一偏壓。 1 3.如申請專利範圍第1 0項之閘，其中第一電晶體之共用 電極係經過一第二電晶體之主傳導路徑而連接，第二電晶 體之控制電極係配置以接收另一偏壓。 1 4.如申請專利範圍第7項之閘，其中電阻包含一第三電 晶體之主傳導路徑。 1 5 .如申請專利範圍第1 4項之閘，其中第三電晶體係配置 以在致能信號為非主動時切斷，而在致能信號為主動時導 通。 1 6 ·如申請專利範圍第7項之閘，其中第一電晶體之控制 及輸出電極係連接於通道電晶體之一控制電極。

   O:\70\70218-911231.ptc 第27頁 1270251 案號 90106759 曰 修正 六、申請專利範圍 1 7 .如申請專 置以在致能信 地。 1 8 .如申請專 體， 間。 19. 定之 20. 通道 21. 南於 22. 以在 23. 平狀 24. 有一 以在 通。 25. 以接 26. 控制 各具有一 如申請專 電阻，且 如申請專 電晶體之 如申請專 負載電晶 如申請專 致能信號 如申請專 態。 如申請專 主傳導路 致能信號 利範圍 號為非 利範圍 主傳導 利範圍 預定狀 利範圍 傳導型 利範圍 體者之 利範圍 為非主 利範圍 利範圍 徑連接 為非主 第1項之閘，其中一第四電晶體係配 主動時將通道電晶體之一控制電極接 第1項之閘，包含至少另一通道電晶 路徑於一各別信號輸入與信號輸出之 第1項之閘，其中負載包含一大致固 態包含一高電平狀態。 第1項之閘，其中負載包含一相反於 負載電晶體。 第2 0項之閘 驅動能力。 第2 0項之閘 動時切斷。 第2 2項之閘 其中通道電晶體具有一 其中負載電晶體係配置 其中預定狀態係一高電 如申請專利範圍 收一固定偏壓， 利範圍 置以接 如申請專 電極且配 第22項之閘，其中一下拉式電晶體具 於信號輸出與接地端之間，其係配置 動且預定狀態係一低電平狀態時導 第22項之閘，其中負載電晶體係配置 預定狀態係一高電平狀態。 第25項之閘，其中負載電晶體具有一 收一接地電位。

   O:\70\70218-911231.ptc 第28頁 1270251 _案號90106759_年月曰 修正_ 六、申請專利範圍 2 7 .如申請專利範圍第1項之閘，其中信號輸入係連接於 一第一轉換器之輸入。 2 8 .如申請專利範圍第2 7項之閘，包含一第二可控制式轉 換器，其輸入及輸出係分別連接於第一轉換器之輸出及輸 入，且其在致能信號為非主動時呈致能，而在致能信.號為 主動時呈失能。 29. —種電平移動通道閘，包含：一第一電路，包含一通 道電晶體，其主傳導路徑係連接於一信號輸入與一信號輸 出之間，及一負載連接於信號輸出；及一第二電路，具有 一致能輸入且配置以控制第一電路，因此··當一供給至致 能輸入之致能信號為主動且一第一邏輯電平供給至信號輸 入時，通道電晶體可提供一電平移動邏輯電平於信號輸 出；及，當致能信號為非主動時，信號輸入即設定於一高 阻抗狀態而信號輸出設定於一預定狀態；其中電晶體包含 一場效電晶體。 3 0.如申請專利範圍第29項之閘，其係實施於一CMOS積體 電路中。 31. —種用於一矩陣型顯示器之驅動器電路，包括一如申 請專利範圍第1項之閘。 32. —種用於一矩陣型顯示器之驅動器電路，包括一如申 請專利範圍第2 9項之閘。

   O:\70\70218-911231.ptc 第29頁